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SRRS를 이용한 측두하악장애환자의 생활변화에 관한 연구
박준상,고명연,Park, June Sang,Ko, Myung Yun 대한안면통증구강내과학회 1987 Journal of Oral Medicine and Pain Vol.12 No.1
The life changes of TMJ patients were evaluated through the Social Readjustment Rating Scale (SRRS) questionnaire. 61 female TMJ patients and 80 dental new female outpatients were studied at the TMJ Clinics, Department of Oral Diagnosis, PNUH from February to September 1987. The obtained results were as follows; 1. The life change unit (LCU) totals and number of life events in the TMJ patients were significantly higher than those in the control subjects, especially during the 1-6 months before presentation for the hospital. 2. There was no significant difference in the number of the high-scored (over 150 LCU totals) between the TMJ patients and the control subjects. 3. There was a significant difference in LCU totals and life events between the TMJ patients and the control subjects by age, despite no difference in LCU totals and life events between the young and the advanced subgroups. 4. The LCU totals and the number of life events in the TMJ patients over 13-year-school age were significantly higher than those in the control subjects over 13-year-school age and the TMJ patients under 12-year-school age. 5. The married subgroup in the TMJ patients showed no significant difference in LCU totals and life events as compared with the unmarried one. 6. Categorizing life events into 6 items (marital life, health, occupation, family, finances and social), the TMJ patients had the higher frequencies in marital life and occupation than the control.
IF 대역 신호처리 시스템 응용을 위한 13비트 100MS/s 0.70㎟ 45nm CMOS ADC
박준상,안태지,안길초,이문교,고민호,이승훈,Park, Jun-Sang,An, Tai-Ji,Ahn, Gil-Cho,Lee, Mun-Kyo,Go, Min-Ho,Lee, Seung-Hoon 대한전자공학회 2016 전자공학회논문지 Vol.53 No.3
본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다. This work proposes a 13b 100MS/s 45nm CMOS ADC with a high dynamic performance for IF-domain high-speed signal processing systems based on a four-step pipeline architecture to optimize operating specifications. The SHA employs a wideband high-speed sampling network properly to process high-frequency input signals exceeding a sampling frequency. The SHA and MDACs adopt a two-stage amplifier with a gain-boosting technique to obtain the required high DC gain and the wide signal-swing range, while the amplifier and bias circuits use the same unit-size devices repeatedly to minimize device mismatch. Furthermore, a separate analog power supply voltage for on-chip current and voltage references minimizes performance degradation caused by the undesired noise and interference from adjacent functional blocks during high-speed operation. The proposed ADC occupies an active die area of $0.70mm^2$, based on various process-insensitive layout techniques to minimize the physical process imperfection effects. The prototype ADC in a 45nm CMOS demonstrates a measured DNL and INL within 0.77LSB and 1.57LSB, with a maximum SNDR and SFDR of 64.2dB and 78.4dB at 100MS/s, respectively. The ADC is implemented with long-channel devices rather than minimum channel-length devices available in this CMOS technology to process a wide input range of $2.0V_{PP}$ for the required system and to obtain a high dynamic performance at IF-domain input signal bands. The ADC consumes 425.0mW with a single analog voltage of 2.5V and two digital voltages of 2.5V and 1.1V.