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- 저자 : 노정진(Jeong-Jin Roh) (검색결과 8 건)
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단일-극 커패시터 방식의 터치센서를 위한 Incremental 델타-시그마 아날로그-디지털 변환기 설계
정영재,노정진,Jung, Young-Jae,Roh, Jeong-Jin 한국전기전자학회 2013 전기전자학회논문지 Vol.17 No.3
본 논문에서는 단일-극 커패시터 방식의 터치센서를 위한 incremental 델타-시그마 아날로그-디지털 변환기를 설계하였다. 델타-시그마 모듈레이터의 구조는 단일비트 2차 cascade of integrators with distributed feedback(CIFB)를 사용하였으며 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작하였다. Incremental 델타-시그마 아날로그-디지털 변환기의 입력으로 이어지는 센서가 넓은 입력 범위를 얻고 높은 정확성을 가지도록 변환기 앞에 shielding 신호와 디지털적으로 조절 가능한 오프-셋 커패시터를 위치시켰다. 본회로의 공급전압은 2.6 V에서 3.7 V이며 ${\pm}10-pF$의 입력범위를 가지고 fF 이하의 해상도를 필요로 하는 단일-극 커패시터 방식의 터치센서에 적합하다. This paper presents an incremental delta-sigma analog-to-digital converter (ADC) for a single-electrode capacitive touch sensor. The second-order cascade of integrators with distributed feedback (CIFB) delta-sigma modulator with 1-bit quantization was fabricated by a $0.18-{\mu}m$ CMOS process. In order to achieve a wide input range in this incremental delta-sigma analog-to-digital converter, the shielding signal and the digitally controlled offset capacitors are used in front of a converter. This circuit operated at a supply voltage of 2.6 V to 3.7 V, and is suitable for single-electrode capacitive touch sensor for ${\pm}10-pF$ input range with sub-fF resolution.
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응답 시간을 향상 시킨 외부 커패시터가 없는 Low-Dropout 레귤레이터 회로
여재진,노정진,Yeo, Jae-Jin,Roh, Jeong-Jin 한국전기전자학회 2015 전기전자학회논문지 Vol.19 No.4
본 논문에서는 외부 커패시터가 없는 low-dropout (LDO) 레귤레이터를 설계하였으며, 대기 전류는 $4.5{\mu}A$ 이다. 제안하는 LDO 레귤레이터는 정밀한 로드 레귤레이션과 빠른 응답 속도를 만족하기 위해 두 개의 증폭기를 사용 하였고, 높은 이득을 갖는 증폭기와 빠른 속도 및 높은 슬루율을 가지는 증폭기로 구성 되어 있다. 이와 함께 패스 트랜지스터의 게이트에 존재하는 큰 기생 커패시터에 전류를 빠르게 충 방전시키기 위해, 전류 부스팅 회로를 추가하였다. 이를 통해 부하 전류 변화 시 응답 시간을 향상 시키게 된다. 설계된 회로는 $0.11-{\mu}m$ CMOS 공정으로 제작되었다. 최대 200mA 의 부하 전류를 구동할 수 있으며, 출력 전압 변동은 260mV, 회복 시간은 $0.8{\mu}s$ 을 측정하였다. In this paper, an output-capacitorless, low-dropout (LDO) regulator is designed, which consumes $4.5{\mu}A$ quiescent current. Proposed LDO regulator is realized using two amplifier for good load regulation and fast response time, which provide high gain, high bandwidth, and high slew rate. In addition, a one-shot current boosting circuit is added for current control to charge and discharge the parasitic capacitance at the pass transistor gate. As a result, response time is improved during load-current transition. The designed circuit is implemented through a $0.11-{\mu}m$ CMOS process. We experimentally verify output voltage fluctuation of 260mV and recovery time of $0.8{\mu}s$ at maximum load current 200mA.
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SoC 전원 관리를 위한 인덕터와 커패시터 내장형 100MHz DC-DC 부스트 변환기
이민우,김형중,노정진,Lee, Min-Woo,Kim, Hyoung-Joong,Roh, Jeong-Jin 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.8
본 논문은 SoC 전원 관리를 위한 고성능 DC-DC 부스트 변환기 설계에 관한 것이다. DC-DC 변환기에서 일반적으로 전하 축전용으로 사용되는 인덕터와 커패시터를 칩 안에 집적하기 위해 그 크기를 크게 감소시키고, 스위칭 주파수를 100MHz로 하였다. 고속 동작에서 전압 방식의 제어를 선택하여 신뢰성을 높였으며 적절한 주파수 보상으로 안정적인 동작 특성을 확보하였다. 설계한 DC-DC 변환기는 thick gate oxide 옵션이 포함된 0.18${\mu}m$ CMOS 표준 공정으로 제작하였다. 내부 필터 커패시터를 포함한 칩의 면적은 8.1$mm^2$ 이고, 제어기가 차지하는 면적은 1.15$mm^2$ 이다. 부하 전류 300mA 이상에 대하여 4V의 출력을 얻는 변환기의 최대 효율은 76% 이상, load regulation은 100mA의 변화에 대하여 0.012% (0.5mV) 의 특성을 갖는다. This paper presents a design of a high performance DC-DC boost converter as a power module for SOC designs. It applied to this chip that reduced inductor and capacitor for integrating on a chip, and it operates with a switching frequency of 100MHz. It has reliability and stability in high switching frequency. The controller of DC-DC boost converter is designed by voltage-mode control method and compensated properly. The designed DC-DC converter is fabricated with the 0.18${\mu}m$ standard CMOS technology with a thick-gate oxide option. The overall die size is 8.14$mm^2$, and controller size is 1.15$mm^2$. The converter has the maximum efficiency over 76% for the output voltage of 4V and load current larger 300mA. The load regulation is 0.012% (0.5mV) for the load current change of 100mA.
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효율적인 모바일 시스템 전력공급을 위한 전압 모드 2-페이스 벅 변환기
박주원,전인호,노정진,Park, Ju-Won,Jun, In-Ho,Roh, Jeong-Jin 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.3
Recently, Importance of power management circuit technology is increased with the development of portable electric devices. This paper presents a high performance DC-DC buck converter for mobile applications. Especially, presented design have low ripple voltages and driving capability of large load current. A designed voltage mode 2-phase DC-DC converter is implemented in a $0.35{\mu}m$ CMOS process, and the overall size is $2.35{\times}2.35mm^2$. The peak efficiency is 91% with a 4MHz frequency and the maximum load current is 4A. 최근 휴대용 전자기기의 발달로 인해 전력관리회로 기술의 중요성이 증가하고 있다. 본 논문에서는 휴대기기를 위한 고성능 DC-DC 벅 변환기를 설계하였으며 특히 출력에서의 리플 전압을 작게 하고 수 A급의 대용량 출력전류의 안정적인 구동이 가능하도록 2-페이스 구조를 사용하여 설계하였다. 설계된 전압모드 2-페이스 벅 변환기는 $0.35{\mu}m$ CMOS 공정을 통하여 칩으로 제작되었고 전체 칩의 크기는 $2.35{\times}2.35mm^2$, 동작주파수는 4MHz, 최대 4A의 부하전류를 구동할 수 있으며 최대 변환효율은 91% 이다.
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높은 PSRR을 갖는 Low-Dropout(LDO) 레귤레이터
김인혜(In-Hye Kim),노정진(Jeong-Jin Roh) 한국전기전자학회 2016 전기전자학회논문지 Vol.20 No.3
IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10㎒가 넘는 고주파 영역에서도 –40㏈ 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 0.18㎛ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40㎃, 500㎑에서 –73.4㏈다. 최대 구동 가능 전류는 40㎃이다. As IoT industry are growing fast, The importance of power management system is also being magnified. CMOS High power-supply rejection ratio(PSRR) Low-dropout(LDO) regulator is achieved by the proposed ripple Subtractor, Feed-forward capacitor and OTA in this paper. The LDO is implemented in 0.18-㎛ CMOS technology. With the proposed structures, in the maximum loading of 40㎃, Simulation result achieves PSRR of – 73.4㏈ at 500㎑ and PSRR better than –40㏈ when frequency is below 10㎒ with 6.8- ㎌ output capacitor.
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99dB의 DR를 갖는 단일-비트 4차 고성능 델타-시그마 모듈레이터 설계
최영길,노형동,변산호,남현석,노정진,Choi, Young-Kil,Roh, Hyung-Dong,Byun, San-Ho,Nam, Hyun-Seok,Roh, Jeong-Jin 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.2
본 논문에서는 높은 dynamic range(DR)를 얻을 수 있는 단일-비트 4차 델타-시그마 모듈레이터를 제시하였으며, 이를 구현하였다. 본 모듈레이터에 사용된 루프 필터의 구조는 피드백 패스와 피드포워드 패스를 혼합하여 사용한 구조이며, 스위치-커패시터(switched-capacitor) 방식으로 구현되었다. 측정 결과로는 20kHz의 기저대역(base band)에서 3.2MHz의 클록을 사용하였을 때 최대 99dB의 DR을 얻었다. 본 모듈레이터는 $0.18{\mu}m$ standard CMOS 공정으로 만들어졌다. In this paper, a fourth-order single-bit delta-sigma modulator is presented and implemented. The loop-filter is composed of both feedback and feedforward paths. Measurement results show that maximum 99dB dynamic range is achievable at a clock rate of 3.2MHz for 20kHz baseband. The proposed modulator has been fabricated in a $0.18{\mu}m$ standard CMOS process.
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최영길(Young-kil Choi),노형동(Hyung-Dong Roh),노정진(Jeong-Jin Roh) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
High performance delta-sigma modulator is developed for digital audio equipment such as DVD recording systems. It employs a fifth-order single-loop 9-level delta-sigma modulator with an input-feedforward architecture. A second-order tree-structured mismatch-shaping circuit is utilized to remove tones and nonlinearities caused by capacitor mismatch of the feedback digital-to-analog converter. The modulator is designed with fully-differential switched capacitor integrators. All stages employ a class-AB OTA. The designed delta-sigma modulator when clocked at 6.4㎒ achieves 105㏈ signal-to-noise ratio(SNR) over the 20-㎑ audio band. This modulator consumes 13㎽ from a single 2.5V supply.
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