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Bi-Te 및 Bi-Sb-Te 나노와이어로 구성된 열전소자의 형성공정
김민영,임수겸,오태성,Kim, Min-Young,Lim, Su-Kyum,Oh, Tae-Sung 한국마이크로전자및패키징학회 2008 마이크로전자 및 패키징학회지 Vol.15 No.4
n형 Bi-Te 박막과 p형 Bi-Sb-Te 박막을 전기도금법으로 형성하여 열전특성을 측정하였으며, Bi-Te 나노와이어와 Bi-Sb-Te 나노와이어의 전기도금 성장거동을 분석하였다. 알루미나 템프레이트의 200nm 직경의 나노기공 내에 전기도금으로 Bi-Te 나노와이어와 Bi-Sb-Te 나노와이어를 형성시 각기 81%와 77%의 filling 비를 나타내었다. 알루미나 템프레이트에 Bi-Te 나노와이어와 Bi-Sb-Te 나노와이어를 순차적으로 전기도금하여 열전소자를 구성하였으며, Bi-Te 나노와이어 부위의 Ni 전극과 Bi-Sb-Te 나노와이어 부위의 Ni 전극 사이에서 $15{\Omega}$의 저항이 측정되었다. Thermoelectric properties of the n-type Bi-Te and the p-type Bi-Sb-Te films were measured and the growth behaviors of the electrodeposited Bi-Te and Bi-Sb-Te nanowires were characterized. Filling ratios of 81% and 77% were obtained for electrodeposition of the Bi-Te and the Bi-Sb-Te nanowires, respectively, into the nano pores of 200 nm-diameter of an alumina template. A thermoelectric module, composed of the Bi-Te nanowires and the Bi-Sb-Te nanowires was processed by electrodeposition, and a resistance value of $15{\Omega}$ was measured between the Ni electrodes formed on the Bi-Te nanowires and the Bi-Sb-Te nanowires of the module.
Cu Pillar 플립칩 접속부의 열 싸이클링 및 고온유지 신뢰성
김민영,임수겸,오태성,Kim, M.Y.,Lim, S.K.,Oh, T.S. 한국마이크로전자및패키징학회 2010 마이크로전자 및 패키징학회지 Vol.17 No.3
Cu pillar 범프와 Sn 패드로 구성된 플립칩 접속부를 형성한 후, Sn 패드의 높이에 따른 Cu pillar 플립칩 접속부의 열 싸이클링 및 고온유지 신뢰성을 분석하였다. Cu pillar 플립칩 접속부를 구성하는 Sn 패드의 높이가 5 ${\mu}m$에서 30 ${\mu}m$로 증가함에 따라 접속저항이 31.7 $m{\Omega}$에서 13.8 $m{\Omega}$로 감소하였다. $-45^{\circ}C{\sim}125^{\circ}C$ 범위의 열 싸이클을 1000회 인가한 후에도 Cu pillar 플립칩 접속부의 접속저항의 증가가 12% 이하로 유지되었으며, 열 싸이클링 시험전과 거의 유사한 파괴 전단력을 나타내었다. $125^{\circ}C$에서 1000 시간 유지시에도 Cu pillar 플립칩 접속부의 접속저항의 증가가 20% 이하로 유지되었다. For the flip chip joints processed using Cu pillar bumps and Sn pads, thermal cycling and high temperature storage reliabilities were examined as a function of the Sn pad height. With increasing the height of the Sn pad, which composed of the flip chip joint, from 5 ${\mu}m$ to 30 ${\mu}m$, the contact resistance of the flip chip joint decreased from 31.7 $m{\Omega}$ to 13.8 $m{\Omega}$. Even after thermal cycles of 1000 times ranging from $-45^{\circ}C$ to $125^{\circ}C$, the Cu pillar flip chip joints exhibited the contact resistance increment below 12% and the shear failure forces similar to those before the thermal cycling test. The contact resistance increment of the Cu pillar flip chip joints was maintained below 20% after 1000 hours storage at $125^{\circ}C$.
Cu 범프와 Sn 범프의 접속구조를 이용한 RF 패키지용 플립칩 공정
최정열,김민영,임수겸,오태성,Choi, J.Y.,Kim, M.Y.,Lim, S.K.,Oh, T.S. 한국마이크로전자및패키징학회 2009 마이크로전자 및 패키징학회지 Vol.16 No.3
Cu pillar 범프를 사용한 플립칩 접속부는 솔더범프 접속부에 비해 칩과 기판사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하기 때문에, 특히 기생 캐패시턴스를 억제하기 위해 칩과 기판사이의 큰 거리가 요구되는 RF 패키지에서 유용한 칩 접속공정이다. 본 논문에서는 칩에는 Cu pillar 범프, 기판에는 Sn 범프를 전기도금하고 이들을 플립칩 본딩하여 Cu pillar 범프 접속부를 형성 한 후, Sn 전기도금 범프의 높이에 따른 Cu pillar 범프 접속부의 접속저항과 칩 전단하중을 측정하였다. 전기도금한 Sn 범프의 높이를 5 ${\mu}m$에서 30 ${\mu}m$로 증가시킴에 따라 Cu pillar 범프 접속부의 접속저항이 31.7 $m{\Omega}$에서 13.8 $m{\Omega}$로 향상되었으며, 칩 전단하중이 3.8N에서 6.8N으로 증가하였다. 반면에 접속부의 종횡비는 1.3에서 0.9로 저하하였으며, 접속부의 종횡비, 접속저항 및 칩 전단하중의 변화거동으로부터 Sn 전기도금 범프의 최적 높이는 20 ${\mu}m$로 판단되었다. Compared to the chip-bonding process utilizing solder bumps, flip chip process using Cu pillar bumps can accomplish fine-pitch interconnection without compromising stand-off height. Cu pillar bump technology is one of the most promising chip-mounting process for RF packages where large gap between a chip and a substrate is required in order to suppress the parasitic capacitance. In this study, Cu pillar bumps and Sn bumps were electroplated on a chip and a substrate, respectively, and were flip-chip bonded together. Contact resistance and chip shear force of the Cu pillar bump joints were measured with variation of the electroplated Sn-bump height. With increasing the Sn-bump height from 5 ${\mu}m$ to 30 ${\mu}m$, the contact resistance was improved from 31.7 $m{\Omega}$ to 13.8 $m{\Omega}$ and the chip shear force increased from 3.8 N to 6.8 N. On the contrary, the aspect ratio of the Cu pillar bump joint decreased from 1.3 to 0.9. Based on the variation behaviors of the contact resistance, the chip shear force, and the aspect ratio, the optimum height of the electroplated Sn bump could be thought as 20 ${\mu}m$.