저 전력 아키텍처를 위한 상위 레벨 데이터 패스 할당 알고리즘

인치호,Lin, Chi-Ho 한국전기전자학회 2003 전기전자학회논문지 Vol.7 No.2

본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다. In this paper, we propose a minimal power data path allocation algorithm for low power circuit design. The proposed algorithm minimizes switching activity for input variables in scheduled CDFG. Allocations are further divided into the tasks of register allocation and module allocation. The register allocation algorithm execute that it eliminate spurious switching activity in functional unit and minimize the numbers of multiplexer. Also, resource allocation method selects a sequence of operations for a module such that the switching activity is reduced. Therefore, the algorithm executes to minimize the switching activity of input values, sequence of operations and number of multiplexer. Experimental results using benchmarks show that power is reduction effect from 13% to 17% power consumption, when compared with the Genesis-lp high-level synthesis system.

전력소비 최소화를 위한 새로운 펑션유닛의 자원 할당 알고리듬

인치호,Lin, Chi-Ho 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.2

본 논문에서는 산술 연산을 수행하는 연산자의 수가 많은 펑션유닛의 입력 데이터의 스위칭을 최소화하여 소비 전력을 줄인다. 따라서 회로전체의 전력 소모를 줄이기 위해 연산자가 소모하는 전력을 우선적으로 최소화하는 것은 전력 감소의 큰 효과를 가진다. 본 논문은 VLSI회로에서 전력소비에 가장 영향을 많이 미치는 펑션유닛의 연산과정에서 소비하는 전력을 최소화하는 알고리즘을 제안한다. 펑션유닛에서 모든 연산은 전력소비 정보를 가진 전력 라이브러리를 이용하여 피연산자를 스케줄링한다. 전력 라이브러리는 펑션유닛의 모든 입력에 대해 각각의 컨트롤 스텝마다 입력 데이터의 정보를 갱신하고, 그 정보는 스케줄링 과정에서 사용되어진다. 따라서 모든 연산에서 최적화된 데이터를 펑션유닛의 입력으로 하여 전력소비를 최소화 할 수 있다. 본 논문은 상위 레벨 합성 과정에서 펑션유닛에 대한 최소의 전력소비를 위하여 제안하는 알고리즘을 적용하여 실험한 결과 최대 9.4%의 전력 감소효과가 있었다. This paper reduces power dissipation with the minimum switching activity of functional units that have many operators. Therefore, it has more effects of power dissipation that operator dissipation to reduce power dissipation of whole circuit preferentially. This paper proposes an algorithm that minimize power dissipation in functional units operations that affect much as power dissipation in VLSI circuit. The algorithm has scheduled operands using power library that has information of all operands. The power library upgrades information of input data in each control step about all inputs of functional units and the information is used at scheduling process. Therefore, the power dissipation is minimized by functional units inputs in optimized data. This paper has applied algorithm that proposed for minimizing power dissipation to functional unit in high level synthesis. The result of experiment has effect of maximum 9.4 % for minimizing power dissipation.

통합설계 방식을 이용한 컨트롤 보드의 인터페이스 자동화 시스템

인치호,Lin, Chi-Ho 한국전기전자학회 2002 전기전자학회논문지 Vol.6 No.1

본 논문은 8051 마이크로프로세서의 내부 코아 특성과 시스템 재사용에 대한 통합설계 방법을 사용하여 하나의 시스템을 제작하였다. 또한 이 시스템을 독립적으로 사용할 뿐만 아니라 다른 시스템의 모듈로서 사용할 수 있도록 시스템을 설계 및 구현한다. 제안된 방법에서 재사용이 가능하도록 시스템 자체를 객체형으로 구현하고, 시스템들 간의 연결을 위해 객체형이 구현된다. 이러한 객체형의 요구에 맞추어 시스템들이 자기정보를 가지고 다른 시스템들과 연결되었을 때 자신의 정보를 제공함으로써 자동 인식되고, 시스템 자체가 다른 시스템에 재 적용될 수 있도록 한다. 본 논문에서 제안된 방법은 기존의 Z-80 계열의 교육용 제어보드와 비교 분석하여, 제안한 시스템이 확장성의 효율성을 제공할 뿐만 아니라, 대부분의 기능을 소프트웨어로 처리하여 개발 기간, 비용 및 보드 크기가 축소되는 등의 장점을 입증하였다. 또한 객체형 시스템 아키텍처로 설계하여 확장성과 이식성이 증대되는 특징을 보였다. This paper manufacturing one system and use this separatively, plan, and embody system that apply integration design method in research about characteristic of internal core of 8051 micro-processors and system reusability so that can use as module of other system. The proposed system itself by object style so that reusability may be possible in proposed method and object style for connection between this systems is required. Set on these request and when systems have own information and were linked with other systems, by supplying own information automatic movement itself is realized and system itself embodies ashes so that can be applied to other system. The proposed method in this paper analyzes and compares with existent Z-80 education board, as well as system that propose offers extensibility, it handles most function to software and development period, expense and baud dimension confirmed advantage of and so on that reduce. Also, design for object style system architecture and showed feature that extensibility and portability are augmented.

경성 내장형 실시간 시스템의 설계 및 구현

인치호,Lin, Chi-Ho 한국전기전자학회 2001 전기전자학회논문지 Vol.5 No.2

본 논문은 독립적으로 움직이면서 시간 제약을 만족시키는 새로운 내장형 실시간 시스템을 설계하며 구현하였다. 본 논문에서의 실시간 시스템 커널은 시간적인 요소를 가장 핵심으로 고려하여 설계되었다. 따라서 실시간 커널은 작은 용량을 가지며 빠르게 예측하며, 실시간 스케줄링에 요구되는 많은 변화들을 통해서 실시간 커널에 융통성을 부여한다. 제안한 실시간 커널은 경성 실시간 제약 조건인 인터럽트 지연 시간, 스케줄링의 정확성, 메시지 전달시간을 만족하기 위하여 실시간 커널에는 실시간 태스크 처리와 인터럽트 처리, 타이밍을 처리하도록 하였고 비 실시간 커널은 일반적인 태스크를 처리하도록 하였다. 제안된 실시간 시스템은 RT-Linux, QNX와 인터럽트 지연, 스케줄링 정확성, 메시지 전달시간 등을 비교 분석하여 효율성을 입증하였다. In this paper, we have designed and implemented a new hard embedded real-time system to satisfy hard real-time constraints in moving independently. Real-time kernel should be small size, fast and predictable. Because of the great variety of demands on real time scheduling, a real time kernel should also include a flexible and re-programmable task scheduling discipline. In this paper, we present that real-time applications should be split into small and simple parts with hard real-time constraints. To satisfy these properties, we designed real-time kernel and general kernel, that have their different properties. In real-time tasks, interrupt processing should be run. In general kernel, non real time tasks or general tasks are run. The efficiency of the proposed hard embedded real-time system is shown by comparison results for performance of the proposal real time kernel with both RT-Linux and QNX.

효율적인 SOC 설계를 위한 새로운 레지스터 전송 레벨 합성 방법

인치호,Lin, Chi-Ho 한국인터넷방송통신학회 2011 한국인터넷방송통신학회 논문지 Vol.11 No.2

This paper presents a new register transfer level synthesis methodology for efficient SOC system design. The previous register transfer level synthesis systems first translate from a hardware description language to sequential circuits inadequately. Secondly, the systems separate registers and combinational circuits and then optimize only combinational circuits. This paper describes their disadvantages and then proposes a new method to overcome their shortcomings. This paper also shows the effectiveness of the proposed method by using the proposed method at designing the controller of a surveillance system. 본 논문에서는 효율적인 SOC 전송 설계를 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 기존의 레지스터 전송 단계 합성기들은, 하드웨어 기술 언어로 기술된 설계 사양을 순서회로로 변환하는 과정에서 불합리한 변환을 수행하고 순서 회로를 최적화 하는 과정에서 순서회로를 구성하는 레지스터와 조합회로를 분리하여 조합회로 부만을 최적화 한다. 본 논문에서는 이러한 방식의 레지스터 전송 단계 합성기들이 가지는 단점을 지적하고, 이런 단점을 극복하기 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 또한, 제안된 방법을 감시용 시스템의 컨트롤러 설계에 적용한 결과를 제시함으로써 본 논문에서 제안하는 방법의 유용성을 입증한다.

ASIC 설계를 위한 새로운 레지스터 전송 단계 합성 방법

인치호,Lin, Chi-Ho 한국전기전자학회 1999 전기전자학회논문지 Vol.3 No.1

본 논문에서는 기존의 레지스터 전송 단계 합성기들이 가지고 있는 단점을 개선하는 새로운 레지스터 전송 단계 합성 방법을 제안한다. 기존의 레지스터 전송 단계 합성기들은, 하드웨어 기술 언어로 기술된 설계 사양을 순서회로로 변환하는 과정에서 불합리한 변환을 수행하고 순서 회로를 최적화 하는 과정에서 순서회로를 구성하는 레지스터와 조합회로를 분리하여 조합회로부만을 최적화 한다. 본 논문에서는 이러한 방식의 레지스터 전송 단계 합성기들이 가지는 단점을 지적하고, 이런 단점을 극복하기 위한 새로운 레지스터 전송 단계 합성 방법을 제안한다. 또한, 제안된 방법을 감시용 시스템의 콘트롤러 설계 및 8 비트 부호화 곱셈기에 적용한 결과를 제시함으로써 본 논문에서 제안하는 방법의 유용성을 입증한다. This paper presents a new register transfer level synthesis method to overcome the disadvantages of the previous register transfer level synthesis systems. The previous register transfer level synthesis systems first translate from a hardware description language to sequential circuits inadequately. Secondly, the systems separate registers and combinational circuits and then optimize only combinational circuits. This paper describes their disadvantages and then proposes a new method to overcome their shortcomings. This paper also shows the effectiveness of the proposed method by using the proposed method at designing the controller of a surveillance system and the 8-bit signed multiplier.

Control Dominated ASIC 설계를 위한 최소 제한조건 스케쥴링 알고리즘

인치호(Lin Chi Ho) 한국정보처리학회 1999 정보처리학회논문지 Vol.6 No.6

This thesis presents a new VHDL intermediate format CDDG(Control Dominated Data Graph) and a minimal constrained scheduling algorithm for an optimal control dominated ASIC design. CDDG is a control flow graph which represents conditional branches and loops efficiently. Also it represents data dependency and such constraints as hardware resource and timing. In the proposed scheduling algorithm, the constraints are substituted by subgraphs, and then the number of subgraphs (that is the number of the constraints) is minimized by using the inclusion and overlap relation among subgraphs. The effectiveness of the proposed algorithm has been proven by the experiment with the benchmark examples.

마이크로 아키텍쳐 설계를 위한 VHDL 스케쥴링 알고리즘

인치호(Chi-Ho Lin),정정화(Jong-Wha Chong) 한국정보과학회 1996 정보과학회논문지 : 시스템 및 이론 Vol.23 No.2

본 논문에서는 행위 기술을 입력으로 받아들여 레지스터 전송 수준의 마이크로 아키텍쳐(micro architecture) 설계를 지원하기 위한 VHDL(VHSIC Hardware Description Language) 분석기 및 스케쥴링 알고리즘을 제안한다. VHDL로 기술된 시스템 사양을 VHDL 분석기에 의해 중간 데이타 관리 그래프 CDDG(Control Dominated Data Graph)를 구성한후, CDDG에 포함된 하드웨어 자원 및 동작 시간 제한 조건들과 제어 흐름과 데이타 종속관계를 고려하여 스케쥴링을 수행한다. 즉, 제한 조건들을 부 그래프로 표현 한후, 부 그래프간의 중첩 및 포함관계를 이용하여 부 그래프의 수 (제한 조건의 수)를 최소화 한다. 벤치마크 데이타를 사용하여 실험한 결과, 제안된 알고리즘이 기존의 알고리즘에 비해 우수함을 확인하였다. This paper proposes a VHDL analyzer and a scheduling algorithm for generating a micro architecture design in register transfer level from the behavioral description. The VHDL analyzer constructs the CDDG(Control Dominated Data Graph) from the system specification of VHDL description and performs scheduling in consideration of its constraint conditions which is represented by control flow, data dependency and such constraints as resource constraints and timing constraints. The constraints me substituted by subgraphs, and then the number of subgraphs (that is the number of the constraints) is minimized by using the inclusion and overlap relation among subgraphs. The effectiveness of the proposed algorithm has been proven by the experiment with the benchmark examples.

스위칭 동작 최소화를 통한 저 전력 자원할당 알고리즘

인치호(Lin, Chi-Ho) 한국전기전자학회 2006 전기전자학회논문지 Vol.10 No.2

본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다. 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다. This paper proposed a low power resource allocation algorithm for the minimum switching activity of operators in high level synthesis. In this paper, the proposed method finds switching activity in circuit each functional unit exchange for binary sequence length and value bit are logic one value. To use the switching activity was found the allocation with minimal power consumption, the proposed method visits all control steps one by one and determines the allocation with minimal power consumption at each control step. As the existing method, the execution time can be fast according to use the number of operator and maximal control step. And it is the reduction effect from 8.5% to 9.3%.

구간 그래프를 이용한 하드웨어 할당 알고리즘

인치호(Chi-Ho Lin),정정화(Jong-Wha Chong) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.8

본 논문에서는 한정된 입력을 갖는 연결구조의 수를 최소화하는 하드웨어 할당 알고리즘을 제안한다. 제안된 알고리즘은 기능 연산자 할당, 레지스터 할당 및 연결 구조 바인딩으로 나뉘어 수행된다. 기능 연산자 및 레지스터 할당시 연결구조에 따라 가중치를 갖는 구간 그래프를 구성한다. 최소의 cluster partitioning 알고리즘을 이용하여 생성된 최대 크기의 cluster들에 기능 연산자 및 연결구조가 고려된 레지스터들을 할당한다. 또한 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서 간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 벤치마크 실험을 통하여 제안된 알고리즘의 효용성을 보인다. In this paper, we propose a new hardware allocation algorithm to minimize the number of multiplexers with the predetermined inputs. The proposed algorithm consists of the functional unit allocation, the register allocation and the interconnection binding. By considering the cost of interconnection, the weighted interval graph is constructed with functional unit allocation and register allocation. The functional units or the registers are allocated to the maximal clusters generated by the minimal cluster partitioning algorithm. Finally, the interconnection is minimized by removing the duplicated inputs of multiplexers and exchanging the inputs across multiplexers. The efficiency of the proposed allocation algorithm is shown by experiments using benchmark examples.