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A Modular VLSI Systolic Array Processor for FFT Computation
신경욱,최병윤,이문기 연세대학교 산업기술연구소 1988 논문집 Vol.20 No.1
규칙적이고 반복적인 VLSI구조를 갖는 Fast Fourier Transtorm(FFT)연산용 2차원 시스토릭 어레이(systolic array) 아키텍쳐를 고안하여 직접회로로 실현했다. 제안된 시스토릭 어레이는 데이타 배열회로, 반쪽 버터플라이 연산회로, 제어회로 등으로 구성된 동일한 처리요소(Processing Element)들의 2차원 배열이며, 임의의 갯수까지 확장이 가능하다. 전체적인 FFT연산과정은 데이타 입출력 파이프라인, 데이타 셔플링, 그리고 버터플라이 연산 등으로 크게 나눌 수 있다. 처리요소간의 데이타 이동은 병렬성, 파이프라인, 국부통신 등의 특성을 가지며, 따라서 효율적인 셔플링이 이루어진다. 또한 본 논문에서는 기존의 버터플라이 연산 대신 반쪽 버터플라이 연산을 제안하였으며, 이는 연산속도의 향상, 연산회로의 단순화, 데이타 셔플링 시간의 단축 등의 장점이 있으며, 또한 처리요소의 연산 참여율(PE Activity)이 기존 방식의 50%에서 100%로 향샹되었다. 반쪽 버터플라이 연산칩을 3μm CMOS공정으로 제작되었으며, 20MHz 클락을 사용하였을때의 반쪽 버터플라이 연산시간은 500nS 이며, 1024개의 표본점에 대한 전체 FFT 연산시간은 데이타의 입출력 시간을 표함하며, 16.6uS이다. 현재, 한개의 처리요소로 이루어진 칩을 2μm, 이중금속, CMOS공정으로 웨이퍼 가공중에 있다. A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures; I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e.,none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained by critical path delay simulation, total FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A PE chip expansible to any size of array on the board is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4*2.8㎟ area. A built-in self-testing circuit, BILBO(Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.
DBpia
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