32-bit RISC-V상에서의 PIPO 경량 블록암호 최적화 구현

엄시우,장경배,송경주,이민우,서화정 한국정보처리학회 2022 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.11 No.6

PIPO lightweight block ciphers were announced in ICISC'20. In this paper, a single-block optimization implementation and paralleloptimization implementation of PIPO lightweight block cipher ECB, CBC, and CTR operation modes are performed on a 32-bit RISC-Vprocessor. A single block implementation proposes an efficient 8-bit unit of Rlayer function implementation on a 32-bit register. Ina parallel implementation, internal alignment of registers for parallel implementation is performed, and a method for four differentblocks to perform Rlayer function operations on one register is described. In addition, since it is difficult to apply the parallelimplementation technique to the encryption process in the parallel implementation of the CBC operation mode, it is proposed toapply the parallel implementation technique in the decryption process. In parallel implementation of the CTR operation mode, anextended initialization vector is used to propose a register internal alignment omission technique. This paper shows that the parallelimplementation technique is applicable to several block cipher operation modes. As a result, it is confirmed that the performanceimprovement is 1.7 times in a single-block implementation and 1.89 times in a parallel implementation compared to the performanceof the existing research implementation that includes the key schedule process in the ECB operation mode. PIPO 경량 블록암호는 ICISC’20에서 발표된 암호이다. 본 논문에서는 32-bit RISC-V 프로세서 상에서 PIPO 경량 블록암호 ECB, CBC, CTR운용 모드의 단일 블록 최적화 구현과 병렬 최적화 구현을 진행한다. 단일 블록 구현에서는 32-bit 레지스터 상에서 효율적인 8-bit 단위의 Rlayer함수 구현을 제안한다. 병렬 구현에서는 병렬 구현을 위한 레지스터 내부 정렬을 진행하며, 서로 다른 4개의 블록이 하나의 레지스터 상에서Rlayer 함수 연산을 진행하기 위한 방법에 대해 설명한다. 또한 CBC 운용모드의 병렬 구현에서는 암호화 과정에 병렬 구현 기법 적용이 어렵기때문에 복호화 과정에서의 병렬 구현 기법 적용을 제안하며, CTR 운용모드의 병렬 구현에서는 확장된 초기화 벡터를 사용하여 레지스터 내부정렬 생략 기법을 제안한다. 본 논문에서는 병렬 구현 기법이 여러 블록암호 운용모드에 적용 가능함을 보여준다. 결과적으로 ECB 운용모드에서키 스케줄 과정을 포함하고 있는 기존 연구 구현의 성능 대비 단일 블록 구현에서는 1.7배, 병렬 구현에서는 1.89배의 성능 향상을 확인하였다.

32-Bit RISC-V상에서의 LEA 경량 블록 암호 GCM 운용 모드 구현

엄시우,권혁동,김현지,양유진,서화정,Eum, Si-Woo,Kwon, Hyeok-Dong,Kim, Hyun-Ji,Yang, Yu-Jin,Seo, Hwa-Jeong 한국정보보호학회 2022 정보보호학회논문지 Vol.32 No.2

LEA is a lightweight block cipher developed in Korea in 2013. In this paper, among block cipher operation methods, CTR operation mode and GCM operation mode that provides confidentiality and integrity are implemented. In the LEA-CTR operation mode, we propose an optimization implementation that omits the operation between states through the state fixation and omits the operation through the pre-operation by utilizing the characteristics of the fixed nonce value of the CTR operation mode. It also shows that the proposed method is applicable to the GCM operation mode, and implements the GCM through the implementation of the GHASH function using the Galois Field(2¹²⁸) multiplication operation. As a result, in the case of LEA-CTR to which the proposed technique is applied on 32-bit RISC-V, it was confirmed that the performance was improved by 2% compared to the previous study. In addition, the performance of the GCM operation mode is presented so that it can be used as a performance indicator in other studies in the future.

32-bit RISC-V 상에서의 사전 연산을 활용한 Fixslicing AES-CTR 속도 최적화 구현

엄시우,김현준,심민주,송경주,서화정 한국정보보호학회 2022 정보보호학회논문지 Vol.32 No.1

Fixslicing AES is a technique that omits the Shiftrows step to minimize the cost of the linear layer of Bitsliced AES, showing a 30% performance over the Bitsliced technique. However, the amount of code increases to compensate for the omitted shiftrows. Therefore, it is proposed to be divided into Semi-Fixsliced in which only half of shiftrows are omitted and Fully-Fixsliced in which Shiftrows are omitted completely. In this paper, we propose a CTR mode implementation of Fixslicing AES on RISC-V using the pre-computed table technique. By utilizing the characteristics of the CTR mode, it is possible to perform fast encryption by omitting up to the second round SubBytes from the encryption process through pre-computed up to the second round SubBytes operation. Using this technique, it was confirmed that Semi-Fixsliced has a performance of 1,345 cycles per block and a performance improvement of 7% compared to the previous performance result, and Fully-Fixsliced has a performance of 1,283 cycles per block and a performance of 9% compared to the previous performance result on 32-bit RISC-V.

64-bit ARM 프로세서 상에서의 블록암호 PIPO 병렬 최적 구현

엄시우 ( Si Woo Eum ),권혁동 ( Hyeok Dong Kwon ),김현준 ( Hyun Jun Kim ),장경배 ( Kyoung Bae Jang ),김현지 ( Hyun Ji Kim ),박재훈 ( Jae Hoon Park ),송경주 ( Gyeung Ju Song ),심민주 ( Min Joo Sim ),서화정 ( Hwa Jeong Seo ) 한국정보처리학회 2021 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.10 No.8

ICISC’20에서 발표된 경량 블록암호 PIPO는 비트 슬라이스 기법 적용으로 효율적인 구현이 되었으며, 부채널 내성을 지니기에 안전하지 않은 환경에서도 안정적으로 사용 가능한 경량 블록암호이다. 본 논문에서는 ARM 프로세서를 대상으로 PIPO의 병렬 최적 구현을 제안한다. 제안하는 구현물은 8평문, 16평문의 병렬 암호화가 가능하다. 구현에는 최적의 명령어 활용, 레지스터 내부 정렬, 로테이션 연산 최적화 기법을 사용하였다. 또한 레지스터 내부 정렬을 매 라운드마다 진행하는 구현물과, 정렬을 최소화하는 구현물 두 종류로 구분하여 구현한다. 구현은 A10x fusion 프로세서를 대상으로 한다. 대상 프로세서 상에서, 기존 레퍼런스 PIPO 코드는 64/128, 64/256 규격에서 각각 34.6 cpb, 44.7 cpb의 성능을 가지나, 제안하는 기법 중, 일반 구현물은 8평문 64/128, 64/256 규격에서 각각 12.0 cpb, 15.6 cpb, 16평문 64/128, 64/256 규격에서 각각 6.3 cpb, 8.1 cpb의 성능을 보여준다. 이는 기존 대비 각 규격별로 8평문 병렬 구현물은 약 65.3%, 66.4%, 16평문 병렬 구현물은 약 81.8%, 82.1% 더 좋은 성능을 보인다. 레지스터 최소 정렬 구현물은 8평문 64/128, 64/256 규격에서 각각 8.2 cpb, 10.2 cpb, 16평문 64/128, 64/256 규격에서 각각 3.9 cpb, 4.8 cpb의 성능을 보여준다. 이는 기존 레퍼런스 코드 구현물 대비 각 규격별로 8평문 병렬 구현물은 약 76.3%, 77.2%, 16평문 병렬 구현물은 약 88.7% 89.3% 더 향상된 성능을 가진다. The lightweight block cipher PIPO announced at ICISC’20 has been effectively implemented by applying the bit slice technique. In this paper, we propose a parallel optimal implementation of PIPO for ARM processors. The proposed implementation enables parallel encryption of 8-plaintexts and 16-plaintexts. The implementation targets the A10x fusion processor. On the target processor, the existing reference PIPO code has performance of 34.6 cpb and 44.7 cpb in 64/128 and 64/256 standards. Among the proposed methods, the general implementation has a performance of 12.0 cpb and 15.6 cpb in the 8-plaintexts 64/128 and 64/256 standards, and 6.3 cpb and 8.1 cpb in the 16-plaintexts 64/128 and 64/256 standards. Compared to the existing reference code implementation, the 8-plaintexts parallel implementation for each standard has about 65.3%, 66.4%, and the 16-plaintexts parallel implementation, about 81.8%, and 82.1% better performance. The register minimum alignment implementation shows performance of 8.2 cpb and 10.2 cpb in the 8-plaintexts 64/128 and 64/256 specifications, and 3.9 cpb and 4.8 cpb in the 16-plaintexts 64/128 and 64/256 specifications. Compared to the existing reference code implementation, the 8-plaintexts parallel implementation has improved performance by about 76.3% and 77.2%, and the 16-plaintext parallel implementation is about 88.7% and 89.3% higher for each standard.

GPU를 활용한 동형암호 구현 동향

엄시우 ( Si-woo Eum ),김현준 ( Hyun-jun Kim ),임세진 ( Se-jin Lim ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2022 한국정보처리학회 학술대회논문집 Vol.29 No.2

빅데이터, 인공지능, 클라우드 등의 기술이 발전함에 따라서 개인 정보나 중요 데이터가 많이 노출되고 있다. 동형암호는 암호화된 데이터에 대해서 직접 연산이 가능한 암호체계이다. 이러한 특성은 오늘날 클라우드 컴퓨팅 플랫폼에 매우 중요한 기술이지만, 많은 연산으로 인해 처리 시간이 오래 걸려 많이 사용되어 오고 있지 않다. GPU는 병렬 연산의 특성을 활용하여 CPU가 담당하는 작업을 훨씬 효율적으로 작업하는 것이 가능하다. 본 논문에서는 GPU를 활용하여 동형 암호의 속도 향상을 위한 기법 연구 동향에 대해 알아본다.

32-bit RISC-V상에서의 경량 블록암호 PIPO 최적 병렬 구현

엄시우 ( Si-woo Eum ),장경배 ( Kyung-bae Jang ),송경주 ( Gyeong-ju Song ),이민우 ( Min-woo Lee ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2021 한국정보처리학회 학술대회논문집 Vol.28 No.2

PIPO 경량 블록암호는 ICISC‘20에서 발표된 암호이다. 본 논문에서는 PIPO의 단일 평문 최적화 구현과 4평문 병렬 구현을 제안한다. 단일 평문 최적화 구현은 Rlayer의 최적화와 키스케쥴을 포함하지 않은 구현을 진행하였다. 결과적으로 키스케쥴을 포함하는 기존 연구 대비 70%의 성능 향상을 확인하였다. 4평문의 경우 32-bit 레지스터를 최대한 활용하여, 레지스터 내부 정렬과 Rlayer의 최적화 구현을 진행하였다. 또한 Addroundkey 구현에서 메모리 최적화 구현과 속도 최적화 구현을 나누어 구현하였다. 메모리 사용을 줄인 메모리 최적화 구현은 단일 평문 구현 대비 80%의 성능 향상을 확인하였고, 암호화 속도를 빠르게 구현한 속도 최적화 구현은 단일 평문 구현 대비 157%의 성능 향상을 확인하였다.

ARMv8상에서의 SKINNY Tweakable 블록암호 최적화 구현

엄시우 ( Si-woo Eum ),송경주 ( Gyeong-ju Song ),강예준 ( Yea-jun Kang ),김원웅 ( Won-woong Kim ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2022 한국정보처리학회 학술대회논문집 Vol.29 No.1

2015년부터 NIST에서는 경량 암호 공모전을 개최하여 저사양 기기에서 활용할 경량 암호 알고리즘을 개발해오고 있다. 본 논문에서는 경량 암호 공모전에서 발표된 Romulus 암호에 활용되는 Tweakey 프레임워크로 설계된 Tweakable 블록암호 Skinny의 최적화 구현을 최신 프로세서 중 하나인 Apple M1 프로세서 상에서 진행하였다. M1 프로세서는 ARMv8 아키텍처로 설계되었으며, ARMv8 벡터 명령어 중 TBL 명령어를 활용한 라운드 함수의 효율적인 구현으로 최적화를 진행하였다. Skinny 블록암호의 블록 길이 128-bit 구현을 진행하였으며, 해당 프로세서에서 구현된 skinny 구현 연구가 없기 때문에 Referenc C코드와 비교를 진행하였다. 성능 측정 결과 128-bit 키 길이에서는 약 19배의 성능 향상을 확인하였으며, 키 길이 384-bit에서는 약 32배의 높은 성능 향상을 확인할 수 있다.

64-bit ARM 프로세서 상에서의 블록암호 PIPO 병렬 최적 구현

엄시우 ( Si-woo Eum ),권혁동 ( Hyeok-dong Kwon ),김현준 ( Hyun-jun Kim ),장경배 ( Kyung-bae Jang ),김현지 ( Hyun-ji Kim ),박재훈 ( Jae-hoon Park ),심민주 ( Min-joo Sim ),송경주 ( Gyeong-ju Song ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2021 한국정보처리학회 학술대회논문집 Vol.28 No.1

ICISC’20에서 발표된 경량 블록암호 PIPO는 비트 슬라이스 기법 적용으로 효율적인 구현이 되었으며, 부채널 내성을 지니기에 안전하지 않은 환경에서도 안정적으로 사용 가능한 경량 블록암호이다. 본 논문에서는 ARM 프로세서를 대상으로 PIPO의 병렬 최적 구현을 제안한다. 제안하는 구현물은 8평문, 16평문의 병렬 암호화가 가능하다. 구현에는 최적의 명령어 활용, 레지스터 내부 정렬, 로테이션 연산 최적화 기법을 사용하였다. 구현은 A10x fusion 프로세서를 대상으로 한다. 대상 프로세서상에서, 기존 레퍼런스 PIPO 코드는 64/128, 64/256 규격에서 각각 34.6 cpb, 44.7 cpb의 성능을 가지나, 제안하는 기법은 8평문 64/128, 64/256 규격에서 각각 12.0 cpb, 15.6 cpb, 16평문 64/128, 64/256 규격에서 각각 6.3 cpb, 8.1 cpb의 성능을 보여준다. 이는 기존 대비 각 규격별로 8평문 병렬구현물은 약 65.3%, 66.4%, 16평문 병렬 구현물은 약 81.8%, 82.1% 더 좋은 성능을 보인다.

사물인터넷 장비 상에서의 양자내성암호 구현 동향

권혁동,엄시우,심민주,서화정 한국정보보호학회 2022 情報保護學會誌 Vol.32 No.2

양자컴퓨터의 발전에 따라 양자알고리즘에 대한 보안성을 보장하는 양자내성암호의 중요성이 대두되고 있다. 미국 국립표준기술연구소 (NIST, National Institute of Standards and Technology)는 양자내성암호 표준화 공모전을 개최하여 차세대 공개키 암호에 대한 검증을 현재 Round 3까지 진행한 상태이다. 본 고에서는 최근에 활발히 연구되고 있는 NIST 양자내성암호 공모전에 제안된 양자내성암호에 대해서 확인해 보도록 한다. 또한 해당 양자내성암호의 연산 효율성을 높이기 위해 사물인터넷 장비 상에서 최적 구현 기법에 대해 확인해 보도록 한다.

32-bit RISC-V 프로세서 상에서의 초경량 블록 암호 알고리즘 Revised CHAM 구현

심민주 ( Min-joo Sim ),엄시우 ( Si-woo Eum ),권혁동 ( Hyeok-dong Kwon ),송경주 ( Gyeong-ju Song ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2021 한국정보처리학회 학술대회논문집 Vol.28 No.2

ICISC’19에서 기존 CHAM과 동일한 구조와 규격을 갖지만, 라운드 수만 증가시킨 revised CHAM이 발표되었다. CHAM은 사물인터넷에서 사용되는 저사양 프로세서에서 효율적인 구현이 가능한 특징을 갖고 있다. AVR, ARM 프로세서 상에서의 CHAM 암호 알고리즘에 대한 최적 구현은 존재하지만, 아직 RISC-V 프로세서 상에서의 CHAM 구현은 존재하지 않는다. 따라서, 본 논문에서는 RISC-V 프로세서 상에서의 Revised CHAM 알고리즘을 최초로 구현을 제안한다. CHAM 라운드 함수의 내부 구조의 일부를 생략하여 최적 구현하였다. 그리고 홀수 라운드와 짝수 라운드를 모듈별로 구현하여 필요에 따라 모듈을 호출하여 손쉽게 사용할 수 있게 하였다. 결과적으로, RISC-V 상에서 제안 기법 적용하기 전보다 제안 기법 적용 후에 12%의 속도 향상을 달성하였다.