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스위칭 잡음 감소기법을 이용한 10비트 80㎒ CMOS D/A 변환기 설계
황정진(Jung-Jin Hwang),선종국(Jong-Kug Seon),박리민(Li-Min Park),윤광섭(Kwang-sub Yoon) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.6
본 논문에서는 무선 통신 웅용 시스템에 적합 하도록 10비트 80㎒ 전류구동 방식의 D/A 변환기를 제안하였다. 제안한 회로는 0.18㎛ CMOS n-well 1-poly 6-metal 공정을 이용하여 구현하였다. 10비트 중에서 LSB 4비트는 이진 디코더를 사용 하였으며, ULSB 3비트와 MSB 3비트는 온도계 디코더를 사용한 혼합구조를 채택하였다. 구현된 D/A 변환기의 측정결과, 샘플링 주파수가 80㎒, 입력 주파수 1㎒에서 SFDR은 60.42 ㏈c, 유효비트수는 8.75 비트를 보여주었다. INL/DNL은 ±0.38LSB/±0.32LSB로 측정되었으며, 글리치 에너지는 4.6 pV · s로 나타났다. 전력 소모는 1.8V 전원전압에서 최대 속도인 80㎒일 때 48㎽로 측정되었다. This paper describes a 10 bit 80㎒ CMOS D/A converter for wireless communication system. The proposed circuit in the paper is implemented with a 0.18㎛ CMOS n-well l-poly 6-metal process. The architecture of the circuit consists of the 4bit LSB with binary decoder, and both the 3bit ULSB and the 3bit MSB with the thermometer decoder. The measurement results demonstrates SFDR of 60.42㏈c at sampling frequency 80㎒, input frequency 1㎒ and ENOB of 8.75bit. INL and DNL have been measured to be ±0.38LSB and ±0.32LSB and glitch energy is measured to be 4.6pV · s. Total power dissipation is 48㎽ at 80㎒(maximum sampling frequency) with a single power supply of 1.8V.
입력전압범위 감지회로를 이용한 6비트 250MS/s CMOS A/D 변환기 설계
김원(Won Kim),선종국(Jong-Kug Seon),정학진(Hak-Jin Jung),박리민(Limin Piao),윤광섭(Kwang-Sub Yoon) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.5
본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 250MS/s 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 기준 저항열에 입력전압범위 감지회로를 사용하여 비교기에서 소모하는 동적소비전력을 최소화 되게 설계하였다. 기존 플래시 A/D 변환기보다 아날로그단 소비전력은 4.3% 증가한 반면에, 디지털단 소비전력은 1/7로 감소하여 전체 소비전력은 1/2 정도로 감소하였다. 설계된 A/D 변환기는 0.18㎛ CMOS 1-poly 6-metal 공정으로 제작되었으며 측정 결과 입력 범위 0.8Vpp, 1.8V의 전원 전압에서 106㎽의 전력소모를 나타내었다. 250MS/s의 변환속도와 30.27㎒의 입력주파수에서 4.1비트의 유효비트수를 나타내었다. This paper presents 6bit 250MS/s flash A/D converter which can be applied to wireless communication system. To solve the problem of large power consumption in flash A/D converter, control algorithm by input signal level is used in comparator stage. Also, input voltage range detector circuit is used in reference resistor array to minimize the dynamic power consumption in the comparator. Compared with the conventional A/D converter, the proposed A/D converter shows 4.3% increase of power consumption in analog and a seventh power consumption in digital, which leads to a half of power consumption in total. The A/D converter is implemented in a 0.18㎛ CMOS 1-poly 6-metal technology. The measured results show 106㎽ power dissipation with 1.8V supply voltage. It shows 4.1bit ENOB at sampling frequency 250㎒ and 30.27㎒ input frequency.