http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
H.264 부호화기를 위한 Intra-prediction & DCTQ Hardware 구조
서기범(Kibum Suh) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.5
이 논문에서는, 풀 HD 영상을 실시간에 처리가능한 새로운 화면 내 예측 및 DCTQ 하드웨어구조를 제안한다. 화면내 예측,.4x4 을 처리하기 위한 예측과 변환, 양자화, 역양자화, 역변환및 복원의 전체 cycle 을 줄일 수 있는 방법을 제안한다. 4x4 예측 부호화 cycle을 줄이기 위해, 양자화과정을 예측 사이클에서 적용할 수 있도록 하였으며, 회로의 크기를 줄이기 위하여 9가지 모드 중 2개의 모드를 먼저 선택하는 알고리듬을 사용하였다. 또한 16x16 예측과 8x8 예측 과정를 하나의 코어를 이용하여 설계하므로 크기를 줄였다. 제안된 구조는 108Mhz 클럭에서 full HD영상을 30frame/sec에서 동작하며, 한 매크로블록의 처리 cycle 은 425 cycle이다. In this paper, the novel architecture of Intra-prediction & DCTQ hardware, which can process for the Full HD image(1920x1088@30fps) in realtime, is proposed. The cycle optimization method for the overall cycle of prediction, transform, scaling, descaling, and reconstruction is proposed. To reduce the cycle in the 4x4 prediction, the quantization process is performed during the prediction cycle and pre-selection of 2 modes among the 9 modes is performed to reduce the hardware area. To reduce the hardware of 16x16 and 8x8 prediction, the sharing logic between 2 prediction is utilized. The proposed architecture can process the 30frame/sec of full HD image in 108 ㎒ clock and operate 425 cycle for one macroblock.
서기범(Kibum Suh) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.11
본 논문에서는 H.264, MPEG-2, MPEG-4, AVS, VC-1 코덱 표준의 가변 길이 복호화와 역 영자화가 가능한 MF-VLD (Multi-Format Variable Length Decoder)의 효율적인 구조에 대한 설계 방법을 제안 한다. 제안하는 MF-VLD는 MPSOC (Multiprocessor System on Chip)에 적합한 구조로 설계되었으며, 역 양자화된 데이터에 대해서 bit-plane알고리즘을 적용하여 AHB 버스의 폭을 줄였고, 내부 메모리의 사용량을 최소화 하기 위해 외부 SDRAM을 사용하였다. 또한, 코덱의 가변길이 복호화 모듈을 분리 가능한 구조로 설계하여 상황에 따라 가변길이 복호화 모듈에 대한 추가 및 제거가 용이 하도록 하였다. 설계된 MF-VLD는 0.18 ㎛ 공정에서 200 MHz의 속도로 동작하며, 사이즈는 약 657 K 게이트 이고, 사용되는 메모리는 약 27 K 바이트 이다. In this paper, an efficient architecture for MFVLD(Multi-Format Variable Length Decoder) which can process H.264, MPEG-2, MPEG-4, AVS, VC-1 bitstream is proposed. The proposed MF-VLD is designed to be adapted to the MPSOC (Multi-processor System on Chip) architecture, uses bit-plane algorithm for the processing of inverse quantized data to reduce the width of AHB bus. External SDRAM is used to minimize the internal memory size. In this architecture, the adding or removing each variable length decoder can be easily done by using multiplexor. The designed MF-VLD can be operated in 200MHz at 0.18㎛ process. The gate size is 657K gate and internal memory size is 27Kbyte.