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비대칭 이득증폭 단위셀을 이용한 2-13 GHz 양방향 증폭기
뉴엔반비엣(Van-Viet Nguyen),남효현(Hyohyun Nam),이복형(Bok-Hyung Lee),이문교(Muk-Kyo Lee),최선열(Sun-Youl Choi),송정문(Jeong-Moon Song),박정동(Jung-Dong Park) 대한전자공학회 2018 전자공학회논문지 Vol.55 No.12
본 논문에서는 이득증폭 비대칭 셀 구조가 결합된 양방향 증폭기 (BDGA) 를 제안한다. 기존의 분산 증폭기 (DA) 설계는 덧셈 이득 메커니즘으로 인한 이득 제한을 보여 주지만, 제안된 구조는 2 개의 BDGA 캐스케이드로 인한 곱셈 이득 메카니즘으로부터 향상된 이득을 얻는다. 또한 BDGA의 출력 전력과 증폭기 이득을 동시에 개선하기 위해서 공통 소스 (CS) 와 캐스코드 (Cascode)가 병렬로 구성되도록 단위 이득 셀을 비대칭으로 구현하였다. 제안된 회로 구조는 표준 0.18 μm CMOS로 제작되었는데, 측정 결과 10.3 dB의 전력 이득을 가지며, 3-dB 대역폭은 2 - 13GHz 범위를 커버한다. 측정된 출력 P1dB는 10GHz에서 8.6 dBm이며, 포화 출력전력은 12.2 dBm이다. 구현된 광대역 양방향 증폭기는 1.8 V 전원전압에서 55 mA의 전류를 소비하며 2.2 × 1.3mm²의 칩 면적을 차지한다. In this paper, we present a bidirectional distributed gain amplifier (BDGA) with asymmetric cell combined with a cascade gain boosting structure. While a conventional distributed amplifier (DA) design shows the gain limitation due to the additive gain mechanism, the proposed structure benefits significantly from multiplicative gain mechanism owing to the cascade of two BDGAs. Moreover, the unit gain cells are intentionally designed to be asymmetrical by combining the common source (CS) and the cascode configuration to improve output power and the gain of the BDGA. The proposed architecture is fabricated in a standard 0.18 μm CMOS. The measurement results exhibit the gain of 8.6 dB, and the 3-dB bandwidth covers the 2 - 13 GHz range. The measured output P1dB is 10.3 dBm along with 12.2 dBm of the saturated output power at 10 GHz. The circuit draws a current of 55 mA from a 1.8 V supply and occupies 2.2 × 0.92 mm² of chip area.
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