http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 김제성(Jesung Kim) (검색결과 6 건)
- 무료
- 기관 내 무료
- 유료
-
김제성(Jesung Kim),민상렬(Sang Lyul Min),김종상(Chong Sang Kim) 한국정보과학회 1997 정보과학회논문지 : 시스템 및 이론 Vol.24 No.11
가상 캐쉬는 가상-물리 주소 변환에 의한 지연이 없어 접근 속도가 매우 빠르다. 이러한 성능상의 장점에 반하여 가상 캐쉬는 동의어 문제라고 불리우는 일관성 문제를 안고 있다. 가상 캐쉬의 장점을 충분히 살리기 위해서는 동의어 문제에 대한 효율적인 해결책이 필수적이다. 본 논문에서는 동의어 문제에 대한 새로운 해결책을 제안한다. 제안되는 기법은 V-버퍼라고 불리우는 부가의 하드웨어 장치를 사용하여 각 가상 주소에 대해 해당 캐쉬 블록이 유효한지 또는 유효하지 않은지를 나타내는 정보를 저장한다. V-버퍼에 유효하지 않다고 기록된 블록은 캐쉬에 실제로 존재한다 할지라도 논리적으로는 플러쉬 된 것으로 간주한다. 이러한 묵시적 플러쉬는 비교적 적은 하드웨어 비용으로 소프트웨어적 플러쉬에 의한 성능 저하를 줄여준다. 제안하는 기법의 성능을 평가하기 위하여 본 연구에서는 트레이스 구동 시뮬레이션을 행하였다. 시뮬레이션 결과에 따르면 V-버퍼를 이용한 동의어 문제 해결 기법은 동의어 문제를 아무런 오버헤드 없이 처리할 수 있는 이상적인 가상 캐쉬 모델과 비교하여도 약 16.9% 정도의 오버헤드로 동의어 문제를 처리할 수 있다. 이러한 성능상의 차이는 간단한 소프트웨어 힌트를 이용하여 약 1.2%로 줄일 수 있다. Virtual caches offer fast access times since they do not suffer from delays due to virtual-to-physical address translation. However, they give rise to a consistency problem, called the synonym problem. To maximize the performance benefit of virtual caches, an efficient solution to the synonym problem should be provided This paper proposes a novel solution to the synonym problem. In the proposed solution, additional hardware called a V-buffer is used to maintain information for each virtual address on whether the corresponding cache block is valid or not. A cache block is considered as logically flushed if it is marked as invalid in the V-buffer. Such implicit flushing eliminates delays due to costly software flushing with reasonable hardware resources. This paper also analyzes the performance of the proposed solution through trace-driven simulations. The simulation results show that there is only 16.9% difference in average access time between the proposed approach and an ideal cache that handles the synonym problem without any overhead. The results also show that this gap can be reduced to 1.2% by using a simple software hint.
-
재사상 기법을 이용한 가상 주소 캐쉬의 성능 개선에 관한 연구
김제성(Jesung Kim),민상렬(Sang Lyul Min),김종상(Chong Sang Kim) 한국정보과학회 1992 한국정보과학회 학술발표논문집 Vol.19 No.2
본 논문에서는 물리 주소에 의한 재사상(remapping) 기법을 이용하여 가상 주소 캐쉬(virtually addressed cache)의 성능을 개선할 수 있음을 보인다. 재사상은 직접 사상 캐쉬에 2차 사상 함수(secondary mapping function)를 두어 miss를 줄이는 기법이다. 가상 주소 캐쉬에서 물리 주소를 2차 사상에 사용하면, conflict miss뿐만 아니라 anti-aliasing miss까지 줄어드는 효과를 얻을 수 있다. 이에 따라 전체적인 시스템 성능도 개선될 것으로 기대된다. 본 논문에서 제시한 기법은 가상 주소 캐쉬를 가진 단일 프로세서 시스템에 매우 유용할 것으로 생각된다.
-
김제성(Jesung Kim),민상렬(Sang Lyul Min),김종상(Chong Sang Kim) 한국정보과학회 1997 한국정보과학회 학술발표논문집 Vol.24 No.2Ⅳ
일반적인 n-way 연관 캐쉬는 n개의 동일한 메모리 뱅크로 구성된다. 본 논문에서는 상이한 구조 또는 목적의 뱅크로 구성되는 하이브리드 연관 캐쉬 구조를 제안한다. 제안된 캐쉬 구조에 대한 응용으로서 본 논문에서는 값이 0인 데이터만을 저장하는 특수한 뱅크인 Z-뱅크 구조를 제안한다. Z-뱅크 구조의 가장 큰 특징은 실제 데이터 값을 저장하지 않고 단지 배선 연결을 통해 마치 값이 저장된 것과 같은 효과를 낼 수 있다는 점이다. 따라서 적은 하드웨어 자원을 이용하여 실질적인 캐쉬 용량을 증가시킬 수 있다. 또한 페이지 초기화 등 일련의 0 쓰기 접근에 대해서는 주 메모리를 접근하지 않고 캐쉬 내부에서 처리하므로써 캐쉬의 성능을 크게 향상시킨다. 트레이스를 이용한 시뮬레이션 결과에 따르면 Z-뱅크를 추가할 경우 일반적인 캐쉬에 비해 20% 이상 미스율이 향상됨이 밝혀진다.
-
순차 참조와 순환 참조들을 고려한 버퍼 캐쉬 관리 기법
김종민(Jong Min Kim),최종무(Jongmoo Choi),김제성(Jesung Kim),이동희(Donghee Lee),노삼혁(Sam H. Noh),민상렬(Sang Lyul Min),조유근(Yookun Cho),김종상(Chong Sang Kim) 한국정보과학회 2001 정보과학회논문지 : 시스템 및 이론 Vol.28 No.1·2
최근 버퍼 캐쉬의 성능을 향상시키기 위한 많은 블록 교체 기법들이 제안되었으며 이 중에서 작업 집합 (working set) 변화에 잘 적응하고 구현이 용이한 Least Recently Used (LRU) 블록 교체 기법이 널리 사용되고 있다. 그러나 LRU 블록 교체 기법은 블록들이 규칙적인 참조 패턴을 보이면서 순차 참조되거나 순환 참조될 때 이 규칙성을 적절히 이용하지 못해 성능이 저하되는 문제점을 가진다. 본 논문에서는 다중 응용 트레이스를 이용하여 LRU 블록 교체 기법의 문제점을 관찰하고, 이 문제점을 해결하는 통합된 형태의 효율적인 버퍼 관리 (Unified Buffer Management, 이하 UBM) 기법을 제안한다. UBM 기법은 순차 참조 및 순환 참조를 자동 검출하여 분리된 공간에 저장하고 이들 참조에 적합한 블록교체 기법으로 이 공간을 관리한다. 또한 순차 참조와 순환 참조를 위한 공간과 나머지 참조를 위한 공간의 비율을 최적으로 할당하기 위해 온라인에서 수집된 정보를 이용하여 계산된 단위 공간 증가당 예상 버퍼 적중 증가율을 이용한다. 다중 응용 트레이스 기반 시뮬레이션 실험에서 UBM 기법의 버퍼 적중률은 LRU 블록 교체 기법에 비해 평균 12%, 최대 28%까지 향상된 결과를 보였다. The Least Recently Used (LRU) block replacement scheme is still widely used due to its simplicity. While simple, it still adapts well to the changes of the working set, and has been shown to be efficient when recently referenced blocks are likely to be re-referenced in the near future. The main drawback of the LRU scheme, however, is that it exhibits performance degradations because it does not make use of reference regularities such as sequential and looping references. In this paper, we present the Unified Buffer Management (UBM) scheme that exploits these regularities and yet, is simple to deploy. The UBM scheme automatically detects sequential and looping references and stores the detected blocks in separate partitions of the buffer cache. These partitions are managed by appropriate replacement schemes based on their detected patterns. The allocation problem among the divided partitions is also tackled with the use of the notion of marginal gains. The performance gains obtained through the use of this scheme are substantial. Trace-driven simulation experiments show that the hit ratios improve by as much as 28% (with an average of 12%) compared to the LRU scheme for the traces we considered.
-
김성백(Seong Baeg Kim),박선호(Sunho Park),박명순(Myung Soon Park),김제성(Jesung Kim),민상렬(Sang Lyul Min),정덕균(Deog-Kyoon Jeong),신현식(Heonshik Shin),김종상(Chong Sang Kim) 한국정보과학회 1993 정보과학회논문지 Vol.20 No.6
본 논문에서는 제어 천이에 효과적으로 적응하는 새로운 명령어 선인출 기법을 제안한다. 쓰레드 선인출이라 명명한 이 기법은 제어 흐름이 매번 같은 경로를 따르는 경향이 있다는 점을 이용한 것으로, 과거의 제어 흐름 경로에 따라 명령어 블록을 선인출하여 메모리 참조의 지연을 줄이기 위한 것이다. 이 기법에서 각 명령어 블록은 쓰레드라 불리는 포인터를 가지며, 이 포인터가 과거에 이 블록 다음에 실행되었던 명령어 블록을 가리키게 된다. 본 논문에서 제안한 쓰레드 선인출 기법은 트레이스 구동 시뮬레이션(trace driven simulation)에 의해 성능이 평가되었으며, 그 결과 정확도가 순차적 선인출에 비해 최대 100% 향상됨이 입증되었다. 이 기법은 크기가 작은 캐쉬에서도 정확도 높은 선인출로 좋은 성능을 제공하며 문맥교환에 의한 캐쉬 성능 저하를 막는데도 효과가 있을 것으로 기대된다. We propose and analyze an adaptive instruction prefetch scheme, called threaded prefetching, that makes use of history information to guide the prefetching. Our proposed scheme is based on the observation that control flow paths are likely to repeat themselves. In the proposed scheme, we associate for each instruction block a number of threads that indicate the instruction blocks that have been brought into the cache by the current block. These threads later trigger the prefetching of the indicated instruction blocks once the instruction block containing them are re-accessed by the processor. A quantitative evaluation using SPEC benchmarks shows that the proposed scheme improves the prefetch accuracy by more than 100% on average for 32 Kbyte cache. Also the results from trace-driven simulations show that the proposed scheme significantly improves the CPI due to instruction references over the sequential prefetching when the degree of memory interleaving is greater than two. We expect that by carrying the thread information over context switches, the proposed scheme is also very effective in minimizing the adverse impact of context switches on cache performance.
-
연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
