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부정합 감지 복제 전하 펌프를 이용한 자동 전류 보상 전하 펌프의 설계
김성근(Seong Geun Kim),김영신(Seong Geun Kim),부영건(Young Gun Pu),박준성(Joon-Sung Park),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.2
본 논문에서는 공정, 전압, 온도 변화에도 전하 펌프의 전류부정합을 자동으로 보정하기 위한 전하 펌프 구조를 제안한다. 일반적으로 위상 동기 루프의 위상 잡음 및 스퍼 성능을 향상시키기 위해서 전하 펌프의 전류부정합을 최소화해야 한다. 전류 부정합을 보정하기 위해서 복제 전하 펌프로부터 전류 복사를 통해 어떠한 경우에도 실제 전류 차이만큼을 피드백 하도록 하는 방법을 제안하였다. 이 방법은 전하 펌프의 전류부정합을 해결하기 위한 여러 가지 방법 중에서도 상대적으로 간단한 회로로 구성할 수 있으며, 부정합 전류치를 그대로 복사하기 때문에 높은 정확도를 가진다. 기존에 제안되었던 방법들은 대부분 다이나믹 특성에 대한 성능이 부족하지만 본 논문에서 제안된 방법은 실시간으로 보정기능을 수행함으로써 다이나믹 특성에서도 우수한 성능을 가진다. 제안하는 전하 펌프는 0.13㎛ CMOS 공정으로 설계 되었으며, 면적은 100㎛ × 160㎛이다. 1.2V의 공급전압에서 0.2V ~ 1V의 출력 전압 범위를 가진다. 충전 전류와 방전 전류는 100㎂이며, PVT variation에 대한 전류 부정합은 1% 미만이다. This paper presents a charge pump architecture for correcting the current mismatch due to the PVT variation. In general, the current mismatch of the charge pump should be minimized to improve the phase noise and spur performance of the PLL. In order to correct the current mismatch of the charge pump, the current difference is detected by the replica charge pump and fed back into the main charge pump. This scheme is very simple and guarantees the high accuracy compared with the prior works. Also, it shows a good dynamic performance because the mismatch is corrected continuously. It is implemented in 0.13㎛ CMOS process and the die area is 100㎛ × 160㎛. The voltage swing is from 0.2V to 1V at supply voltage of 1.2V. The charging and discharging currents are 100㎂, respectively and the current mismatch due to the PVT variation is less than 1%.
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2.7Gbps/1.62Gbps DisplayPort 송신기용 PLL 및 확산대역 클록 발생기의 설계
김영신(Young Shin Kim),김성근(Seong Geun Kim),부영건(Young Gun),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.2
본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270㎒/162㎒ 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35㎓/810㎒의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270㎒/162㎒ 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35㎓ 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 ㎛ CMOS 공정을 사용하여 설계 하였으며, 270㎒/162㎒ PLL의 칩 면적은 650㎛ × 500㎛ 이고, 1.35㎓/810㎒ PLL의 칩 면적은 600㎛ × 500㎛ 이다. 270㎒/162㎒ 위상 동기 루프 전압제어 발진기의 조절 범위는 330㎒이고, 위상 잡음은1㎒ 오프셋에서 -114cBc/㎐, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31㎑이다. 전체 전력 소모는 48㎽이다. This paper presents a design of PLL and SSCG for reducing the EMI effect at the electronic machinery and tools for DisplayPort application. This system is composed of the essential element of PLL and Charge-P㎛p2 and Reference Clock Divider to implement the SSCG operation. In this paper, 270㎒/162㎒ dual-mode PLL that can provide 10-phase and 1.35㎓/810㎒ PLL that can reduce the jitter are designed for 2.7Gbps/162Gbps DisplayPort application. The jitter can be reduced drastically by combining 270㎒/162㎒ PLL with 2-stage 5 to 1 serializer and 1.35㎓ PLL with 2 to 1 serializer. This paper propose the frequency divider topology which can share the divider between modes and guarantee the 50% duty ratio. And, the output current mismatch can be reduced by using the proposed charge-p㎛p topology. It is implemented using 0.13 ㎛ CMOS process and die areas of 270㎒/162㎒ PLL and 1.35㎓/810㎒ PLL are 650㎛ × 500㎛ and 600㎛ × 500㎛, respectively. The VCO tuning range of 270 ㎒/162 ㎒ PLL is 330 ㎒ and the phase noise is -114 dBc/㎐ at 1 ㎒ offset. The measured SSCG down spread amplitude is 0.5% and modulation frequency is 31㎑. The total power cons㎛ption is 48㎽.
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