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김희석 청주대학교 산업과학연구소 2007 産業科學硏究 Vol.24 No.2
In this paper, a sample design of UART using ODC computation that is one of methods for Clock Gating applicable at the register transfer level(RTL). The TDC computation Method is applied at the point that estimate the value considering Don't Care Conditions from output of datapath to registers using clock in logic system. Using modified this value, this paper shows the results of reduce conseption power due to controlling clock that was supplied at registers. In Experimental results, ODC computation Method reduce Mower reductions of around 30%.
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H.264/AVC를 위한 디블록킹 필터의 최적화된 하드웨어 설계
정윤진(Younjin Jung),류광기(Kwangki Ryoo) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.1
본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다. This paper describes a design of 5-stage pipelined de-blocking filter with power reduction scheme and proposes a efficient memory architecture and filter order for high performance H.264/AVC Decoder. Generally the de-blocking filter removes block boundary artifacts and enhances image quality. Nevertheless filter has a few disadvantage that it requires a number of memory access and iterated operations because of filter operation for 4 time to one edge. So this paper proposes a optimized filter ordering and efficient hardware architecture for the reduction of memory access and total filter cycles. In proposed filter parallel processing is available because of structured 5-stage pipeline consisted of memory read, threshold decider, pre-calculation, filter operation and write back. Also it can reduce power consumption because it uses a clock gating scheme which disable unnecessary clock switching. Besides total number of filtering cycle is decreased by new filter order. The proposed filter is designed with Verilog-HDL and functionally verified with the whole H.264/AVC decoder using the Modelsim 6.2g simulator. Input vectors are QCIF images generated by JM9.4 standard encoder software. As a result of experiment, it shows that the filter can make about 20% total filter cycles reduction and it requires small transposition buffer size.
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모바일 기기 신호 인터페이스용 MIPI 디지털 D-PHY의 저전력 설계
김유진(Yoo-Jin Kim),김두환(Doo-Hwan Kim),김석만(Seok-Man Kim),조경록(Kyoung-Rok Cho) 한국콘텐츠학회 2010 한국콘텐츠학회논문지 Vol.10 No.12
본 논문에서는 모바일 기기 신호 인터페이스용 MIPI(Mobile industry processor interface)의 D-PHY의 디지털 블록의 저전력 설계를 제안한다. MIPI는 고속 데이터 전송을 위한 HS(high-speed)모드와 주로 제어에 사용되는 LP(low-power)모드의 두 가지 동작 모드를 갖는다. 저전력 소모를 위해 디지털 블록 내부구성요소를 각 동작에 따라 선택적으로 스위칭 할 수 있는 클럭 게이팅(Clock gating) 기법을 적용했다. 저전력 동작의 설계에 대한 동작을 시뮬레이션을 통해 검증하고 기존의 일반적인 MIPI D-PHY 디지털 블록과 전력소모를 비교했다. HS 모드 데이터 전송동작에 대해서는 저전력 설계를 통하여 전력소모가 송신단(TX: transmitter)과 수신단(RX: receiver) 각각 74%와 31% 감소하여 전체적으로 전력소모가 50%로 줄었고, LP 모드 동작에 대해서도 전력소모가 TX와 RX 각각 79%와 40% 감소하여 전체적으로 51.5% 줄어들었다. 제안된 저전력 MIPI D-PHY 디지털 칩은 0.13μm CMOS 공정에서 1.2V의 전원을 갖도록 설계 및 제작되었다. In this paper, we design digital D-PHY link chip controling DSI (Display Serial Interface) that meets MIPI (Mobile Industry Processor Interface) standard. The D-PHY supports a high-speed (HS) mode for fast data traffic and a low-power (LP) mode for control transactions. For low power consumption, the unit blocks in digital D-PHY are optionally switched using the clock gating technique. The proposed low power digital D-PHY is simulated and compared with conven tional one about power consumption on each transaction mode. As a result, power consumptions of TX, RX, and total in HS mode decrease 74%, 31%, and 50%, respectively. In LP mode, power reduction rates of TX, RX, and total are 79%, 40%, and 51.5%, separately. We implemented the low power MIPI D-PHY digital chip using 0.13-㎛ CMOS process under 1.2V supply.
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