본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터...
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2010
Korean
569
KCI등재
학술저널
20-27(8쪽)
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본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터...
본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다.
제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.
다국어 초록 (Multilingual Abstract)
This paper describes a design of 5-stage pipelined de-blocking filter with power reduction scheme and proposes a efficient memory architecture and filter order for high performance H.264/AVC Decoder. Generally the de-blocking filter removes block boun...
This paper describes a design of 5-stage pipelined de-blocking filter with power reduction scheme and proposes a efficient memory architecture and filter order for high performance H.264/AVC Decoder. Generally the de-blocking filter removes block boundary artifacts and enhances image quality. Nevertheless filter has a few disadvantage that it requires a number of memory access and iterated operations because of filter operation for 4 time to one edge. So this paper proposes a optimized filter ordering and efficient hardware architecture for the reduction of memory access and total filter cycles. In proposed filter parallel processing is available because of structured 5-stage pipeline consisted of memory read, threshold decider, pre-calculation, filter operation and write back. Also it can reduce power consumption because it uses a clock gating scheme which disable unnecessary clock switching. Besides total number of filtering cycle is decreased by new filter order.
The proposed filter is designed with Verilog-HDL and functionally verified with the whole H.264/AVC decoder using the Modelsim 6.2g simulator. Input vectors are QCIF images generated by JM9.4 standard encoder software. As a result of experiment, it shows that the filter can make about 20% total filter cycles reduction and it requires small transposition buffer size.
목차 (Table of Contents)
참고문헌 (Reference)
1 Souman Mandal, "Pipeline Processing"
2 "Joint Video Team Reference Software JM 9.4"
3 S.Wenger, "Identified H.26L Applications"
4 이성만, "H.264/AVC를 위한 디블록킹 필터의 효율적인 VLSI 구조" 대한전자공학회 45 (45): 52-60, 2008
5 "Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification"
6 D.Garrett, "Challenges in clockgating for a low power ASIC methodology" 176-181, 1999
7 Y. W. Huang, "Architecture design for deblocking filter in H.264/JVT/AVC" 693-696, 2003
8 T. M. Liu, "An in/post-loop deblocking filter with hybrid filtering schedule" 17 (17): 937-943, 2007
9 M.Parlak, "An efficient hardware architecture for H.264 adaptive deblocking filter algorithm" 381-385, 2006
10 T.A.Lin, "A low-power H.264/AVC decoder" 283-288, 2005
1 Souman Mandal, "Pipeline Processing"
2 "Joint Video Team Reference Software JM 9.4"
3 S.Wenger, "Identified H.26L Applications"
4 이성만, "H.264/AVC를 위한 디블록킹 필터의 효율적인 VLSI 구조" 대한전자공학회 45 (45): 52-60, 2008
5 "Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification"
6 D.Garrett, "Challenges in clockgating for a low power ASIC methodology" 176-181, 1999
7 Y. W. Huang, "Architecture design for deblocking filter in H.264/JVT/AVC" 693-696, 2003
8 T. M. Liu, "An in/post-loop deblocking filter with hybrid filtering schedule" 17 (17): 937-943, 2007
9 M.Parlak, "An efficient hardware architecture for H.264 adaptive deblocking filter algorithm" 381-385, 2006
10 T.A.Lin, "A low-power H.264/AVC decoder" 283-288, 2005
11 G. Khurana, "A Pipelined Hardware Implementation of In-loop Deblocking Filter in H.264/AVC" 52 (52): 536-540, 2006
SoC를 위한 새로운 플라잉 마스터 버스 아키텍쳐 구조의 제안과 검증
고속 움직임 추정을 위한 시공간적 상관관계 기반의 효율적인 부분 왜곡 탐색 알고리즘
기판온도 및 박막두께가 Ga-doped ZnO 박막의 특성에 미치는 영향
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
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2014-01-21 | 학회명변경 | 영문명 : The Institute Of Electronics Engineers Of Korea -> The Institute of Electronics and Information Engineers | |
2012-09-01 | 평가 | 학술지 통합(등재유지) | |
2011-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2009-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2007-10-04 | 학술지명변경 | 한글명 : 전자공학회논문지 - SD</br>외국어명 : SemiconductorandDevices | |
2007-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2005-01-01 | 평가 | 등재학술지 유지(등재유지) | |
2002-07-01 | 평가 | 등재학술지 선정(등재후보2차) | |
2000-01-01 | 평가 | 등재후보학술지 선정(신규평가) |