Minimal Leakage Pattern Generator

김경기,Kim, Kyung-Ki Korea Society of Industrial Information Systems 2011 한국산업정보학회논문지 Vol.16 No.5

This paper proposes a new input pattern generator for minimal leakage power in the nanometer CMOS technology considering all the leakage current components (sub-threshold leakage, gate tunneling leakage, band-to-band tunneling leakage). Using the accurate macro-model, a heuristic algorithm is developed to generate a input pattern for the minimum leakage. The algorithm applies to ISCAS85 benchmark circuits, and the results are compared with the results of Hspice. The simulation result shows that our method's accuracy is within a 5% difference of the Hspice simulation results. In addition, the simulation time of our method is far faster than that of the Hspice simulation.

수열합성법을 이용한 이트륨 산화물 나노와이어의 합성

김경기,김용진,안중호,Kim, Kyung-Ki,Kim, Yong-Jin,Ahn, Jung-Ho 한국분말야금학회 2011 한국분말재료학회지 (KPMI) Vol.18 No.1

$Y(OH)_3$ nanowires were synthesized by a hydrothermal reaction of metallic Y with aqueous solution of LiOH. The morphology and the size of the nanowires changed with varying the volume of the LiOH solution inside the autoclave. $Y(OH)_3$ nanowires transformed to $Y_2O_3$ by a subsequent heat-treatment without morphological change. By a proper control of hydrothermal reaction parameter and heat-treatment, the yield of pure $Y_2O_3$ nanowires up to 97% was attained.

새로운 고속의 NCL 셀 기반의 지연무관 비동기 회로 설계

김경기(Kyung Ki Kim) 한국산업정보학회 2014 한국산업정보학회논문지 Vol.19 No.6

지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점 또한 가지고 있다. 따라서, 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 고속의 NCL 게이트셀을 제안하고자 한다. 제안된 고속의 NCL 게이트 셀들은 회로 지연, 영역, 소모 전력에 의해서 기존의 다른 NCL 게이트 셀들과 비교되었다. The delay-insensitive Null Convention Logic (NCL) asynchronous design as one of innovative asynchronous logic design methodologies has many advantages of inherent robustness, power consumption, and easy design reuses. However, transistor-level structures of conventional NCL gate cells have weakness of low speed, high area overhead or high wire complexity. Therefore, this paper proposes a new high-speed NCL gate cells designed at transistor level for high-speed, low area overhead, and low wire complexity. The proposed NCL gate cells have been compared to the conventional NCL gates in terms of circuit delay, area and power consumption.

의사 NMOS 형태의 NCL 게이트를 사용한 고속의 비동기 회로 설계 및 구현

김경기(Kyung Ki Kim) 한국산업정보학회 2017 한국산업정보학회논문지 Vol.22 No.1

본 논문에서는 회로에서의 지연 시간을 줄이기 위해서 사용되는 의사 NMOS (pseudo-NMOS) 구조를 결합한 새로운 지연 무관 방식의 고속 비동기 회로 설계를 제안하고자 한다. 기존의 대표적인 지연 무관 방식의 NCL 비동기 회로 설계는 고신뢰성, 저전력 그리고 반도체 공정 기술에 의존하지 않고 회로를 재사용할 수 있는 용이성 등 많은 장점을 가지고 있다. 그러나 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 많은 복잡한 구조로 인해서 회로 지연의 증가를 가져온다. 따라서 본 논문에서는 고속의 새로운 NCL 게이트와 비동기 파이프라인(pipeline) 구조를 제안하였다. 제안된 방법은 SK-Hynix 0.18μm 공정에서 설계된 4x4 곱셈기를 통해서 적용되었고, 설계된 곱셈기는 모든 경우의 데이터 입력에 대한 전력과 지연이 측정되었고, 기존 NCL 방법과 비교되었다. 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조보다 지연에서 85% 감소함을 보여주었다 This Paper Proposes a New High-speed Design Methodology for Delay Insensitive Asynchronous Circuits Combining with a Pseudo-NMOS Structure used for High Performance in Synchronous Circuits. Null Convention Logic(NCL) of Conventional Delay-Insensitive Asynchronous Design Methodologies has many Advantages of High Reliability, Low Power Consumption, and Easy Design Reuses not Dependant on Semiconductor Technology. However. the Conventional NCL Gates has a Complicated Stack Structure, so it Suffers from Increased Circuit Delay. Therefore, a New NCL Gates and its Pipeline Structure for High Performance, and the Proposed Methodology has been Designed and Evaluated by a 4x4 Multiplier Designed using SK-Hynix 0.18 um CMOS Technology. The Experimental Results are Compared with a Conventional NCL in Terms of Power and Delay and shows that the Propagation Delay of the Proposed Multiplier is Reduced by 85% Compared with the Conventional NCL Multiplier.

NCL 기반의 저전력 ALU 회로 설계 및 구현

김경기(Kyung Ki Kim) 한국산업정보학회 2013 한국산업정보학회논문지 Vol.18 No.5

저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치(ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다. Conventional synchronous design circuits cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in this paper, a NCL (Null Convention Logic) design as an asynchronous design method has been proposed, where the NCL method doesn’t require any timing analysis, and it has a very simple design methodology. Base on the NCL method, a new low power reliable ALU has been designed and implemented using MagnaChip-SKhynix 0.18um CMOS technology. The experimental results of the proposed NCL ALU have been compared to those of a conventional pipelined ALU in terms of power consumption and speed.

나노미터 디지털회로의 노화효과를 보상하기위한 새로운 적응형 회로 설계

김경기(Kyung Ki Kim) 한국산업정보학회 2013 한국산업정보학회논문지 Vol.18 No.6

나노크기 MOSFET 공정에서 회로의 신뢰도에 영향을 미치는 음 바이어스 온도 불안정성(NBTI), 핫 캐리어 주입(HCI), 시간 의존 유전체 파손(TDDB) 등과 같은 노화 현상들에 의해서 회로 성능의 심각한 저하를 가져올 수 있다. 그러므로, 본 논문에서는 디지털회로에서 발생할 수 있는 노화를 극복할 수 있는 적응형 보상 회로를 제안하고자 한다. 제안된 보상회로는 노화에 의해 감소하는 회로 성능을 적응적으로 보상해 주기 위해서 노화 정도에 따라 파워스위치 폭을 조절할 수 있고, 순방향 바디 바이어싱 전압을 걸어줄 수 있는 파워 게이팅 구조를 사용하여서 45nm의 공정기술에서 설계되었다. In nanoscale MOSFET technology, aging effects such as Negative Bias Temperature Instability(NBTI), Hot carrier Injection(HCI), Time Dependent Dielectric Breakdown (TDDB) and so on which affect circuit reliability can lead to severe degradation of digital circuit performance. Therefore, this paper has proposed the adaptive compensation circuit to overcome the aging effects of digital circuits. The proposed circuit deploys a power gating structure with variable power switch width and variable forward body-biasing voltage in order to adaptively compensate for aging induced performance degradation, and has been designed in 45nm technology.

파워 스위치 구조를 결합한 비동기 회로 설계

김경기(Kyung Ki Kim) 한국산업정보학회 2016 한국산업정보학회논문지 Vol.21 No.1

본 논문은 동기회로에서 누설 전류를 줄이기 위해서 사용되는 파워 스위치 구조를 결합한 새로운 구조의 저전력 비동기 회로 설계 방법을 제안하고자 한다. Static 방식, Semi-static 방식과 같은 기존의 지연 무관방식의 비동기 방식과 비교해서 다소 속도의 손해는 있지만, 파워 스위치에 의해서 데이터가 없는 상태에서는 누설 전력을 줄일 수 있고, 전체 사이즈가 작아짐으로써 데이터가 입력되는 순간의 스위칭 전력도 줄일 수 있는 장점이 있다. 따라서, 제안된 방법은 속도보다 저전력을 기본으로 하는 사물인터넷시스템에서 요구되는 전전력 설계 방법이 될 것이다. 본 논문에서는 새로운 방식의 비동기 회로를 사용하여 4x4곱셈기를 0.11㎛ 공정으로 설계하고, 기존의 비동기 방식의 곱셈기와 스피드, 누설 전류, 스위칭 파워, 회로 크기 등을 비교하였다. This paper proposes an ultra-low power design methodology for asynchronous circuits which combines with power switch structure used for reducing leakage current in the synchronous circuits. Compared to existing delay-insensitive asynchronous circuits such as static NCL and semi-static NCL, the proposed methodology provides the leakage power reduction in the NULL mode due to the high Vth of the power switches and the switching power reduction at the switching moment due to the smaller area even though it has a reasonable speed penalty. Therefore, it will become a low power design methodology required for IoT system design placing more value on power than speed. In this paper, the proposed methodology has been evaluated by a 4x4 multiplier designed using 0.11 ㎛ CMOS technology, and the simulation results have been compared to the conventional asynchronous circuits in terms of circuit delay, area, switching power and leakage power.

BIM을 활용한 가설물 계획 및 안전 관리

김경기(Kim Kyung ki),조용권(Cho Yong Kwon),박만우(Park Man Woo) 한국BIM학회 2016 KIBIM Magazine Vol.6 No.2

The entire construction safety is significantly influenced by proper uses of temporary structures. However, in current practices, temporary structures are used without sufficient planning and analysis on their impact on safety. Consequently, problems in worker safety and loss of productivity are frequently caused related to temporary structures. This paper introduces an approach that uses Building Information Modeling (BIM) to automatically create temporary structures as part of construction plans and identifies potential safety hazards related to the temporary structures. In this study, the type of temporary structure is limited to scaffolding. Automation algorithms were developed and applied to (1) analyze daily construction site conditions (2) create required scaffolding objects, and (3) identify potential safety hazards related to scaffolding. A case study using a real-world construction project demonstrated that scaffolding objects were properly created based on user-input and potential safety hazards were successfully identified without human intervention.

NBTI 노화 효과를 고려한 헤더 기반의 파워게이팅 구조

김경기(Kyung Ki Kim) 大韓電子工學會 2012 電子工學會論文誌-SD (Semiconductor and devices) Vol.49 No.2

This paper proposes a novel adaptive header-based power gating structure to compensate for the performance loss and the increased wake-up time of the power gating structures induced by the negative bias temperature instability (NBTI) effect. The proposed structure consists of variable width footers based on the two-pass power gating and a new NBTI sensing circuit for an adaptive control. The simulation results of the proposed structure are compared to those of power gating without the adaptive control and show that both the circuit-delay and wake-up time dependence of the power gating structure on the NBTI stress is minimized with only 3% and 4% increase, respectively while keeping small leakage power and rush-current. In this paper, a 45 nm CMOS technology and predictive NBTI model have been used to implement the proposed circuits.

S-파라미터를 사용한 클락 그리드 네트워크의 분석과 모델링

김경기(Kyung Ki Kim) 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.12

클락 그리드 네트워크(Clock Grid Network)는 대부분의 고속 마이크로 프로세서에서 클락 스큐를 줄이기 위한 일반적인 방법이다. 본 논문은 클락 그리드의 모델링과 분석을 위해서 S-파라미터(Scattering Parameter)를 사용한 새로운 효과적인 방법을 제안한다. 또한, 그리드 사이즈와 와이어(wire) 폭이 그리드의 클락 스큐에 미치는 영향을 제시한다. 본 논문에서 클락 그리드의 상호 연결은 RC 수동소자에 의해서 모델화 되고, 제안된 방법의 결과는 Hspice의 시뮬레이션 결과와 비교해서 10 % 내의 오차를 보여준다. Clock grid networks are now common in most high performance microprocessors. This paper presents a new effective modeling and simulation methodology for the clock grid using scattering parameter. It also shows the effect of wire width and grid size on the clock skew of the grid. The interconnection of the clock grid is modeled by RC passive elements. The results show that the error is within 10 % comparing to Hspice simulation results.