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최재석,Choi, Jai-Sock 한국융합신호처리학회 2005 융합신호처리학회 논문지 (JISPS) Vol.6 No.3
전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다. The implementation of Multiple-Valued Logic(MVL) based on Current-Mode CMOS Logic(CMCL) circuits has recently been achieved. In this paper, four-valued Unary Multiple-Valued logic functions are synthesized using current-mode CMOS logic circuits. We properly make use of the fact that the CMCL addition of logic values represented using discrete current values can be performed at no cost and that negative logic values are readily available via reversing the direction of current flow. A synthesis process for CMCL circuits is based upon a logically complete set of basic elements. Proposed algorithm results in less expensive realization than those achieved using existing techniques in terms of the number of transistors needed. As an alternative to the cost-table techniques Universal Unary Programmable Circuit (UUPC) for a unary function is also proposed.
최재석 ( Jai-sock Choi ) 한국고등직업교육학회 2005 한국고등직업교육학회논문집 Vol.6 No.4
This paper presents a method of constructing multiplier on GF(3<sup>m</sup>) using mathematical properties for Galois Field GF(P<sup>m</sup>). First, we selected primitive polynomial of GF(3<sup>m</sup>) and obtained elements in GF(3<sup>m</sup>) by assigning GF(3<sup>m</sup>)'s elements to Digit Codes. Then, we proposed multiplication algorithm. Finally, we constructed multiplier using data selector T-gate by above multiplication algorithm. The multiplier is composed of following parts. 1. multiplication parts. 2. processing of term a<sup>j</sup> and mod3 summation parts. 3. data selector T-gate parts.
최재석 ( Jai-sock Choi ),김종부 ( Jong-boo Kim ) 한국고등직업교육학회 2001 한국고등직업교육학회논문집 Vol.2 No.4
In this paper, we proposed a new fast parallel algorithm for multiple-valued addition and multiplication. The existing multiplication algorithms using precarry vector are confined to binary and balanced ternary. But in the case of balanced ternary, the number of precarry is much more than that of binary and since the fco(fundamental carry operation)truth tables by examining the relation between two operands and carries in ordinary ternary, and extended it to generalized m-value. Among m-value, we implemented a multiplier for ternary multiplication algorithm with block diagram. It require regular interconnection between simple basic cells, hence it is suitable for VLSI implementation.
에지값 결정도(決定圖)에 의한 다치논리함수구성(多値論理函數構成)에 관한 연구(硏究)
한성일,최재석,박춘명,김흥수,Han, Sung-Il,Choi, Jai-Sock,Park, Chun-Myoung,Kim, Heung-Soo 한국전기전자학회 1997 전기전자학회논문지 Vol.1 No.1
본 논문에서는 최근의 디지탈논리시스템의 함수구성시에 도입되고 있는 그래프이론에 바탕을 둔 결정도로부터 새로운 형태의 데이터구조 형태인 에지값 결정도를 추출하는 알고리즘의 한가지 방법을 제안하였다. 그리고 이를 기초로 임의의 m치 n변수의 축약된 함수구성을 도출하는 방법에 대해 논의하였다. 제안한 다치논리함수구성방법은 도식적이며 규칙적이고 정규성을 내포하고 있다. This paper presented a method of extracting algorithm for Edge Multiple-Valued Decision Diagrams(EMVDD), a new data structure, from Binary Decision Diagram(BDD) which is resently used in constructing the digital logic systems based on the graph theory. And we discussed the function minimization method of the n-variables multiple-valued functions. The proposed method has the visible, schematical and regular properties.
$GF(2^m)$의 기약 3 항식을 이용한 승산기 설계
황종학,심재환,최재석,김흥수,Hwang, Jong-Hak,Sim, Jai-Hwan,Choi, Jai-Sock,Kim, Heung-Soo 대한전자공학회 2001 電子工學會論文誌-SC (System and control) Vol.38 No.1
[ $GF(2^m)$ ]의 기약 3항식인 $x^m+x+1$을 이용한 승산기 알고리즘은 Mastrovito에 의해 제안되었다. 본 논문에서는 기약 3항식 $x^m+x+1$에서 1<n<m/2을 만족하는 승산기를 구성하였으며, 승산 연산부와 원시 기약다항식 연산부, mod 연산부로 구성하였다. 승산 연산부는 타 논문과 비교하기 위하여 기존 논문의 알고리즘을 이용하였으며 mod 연산부는 원시 기약 다항식 연산부의 연산 결과를 적용할 수 있게 구성하였다. 특히 원시 기약 다항식은 승산 연산부의 연산 과정에서 필연적으로 발생되는 m차 이상의 항을 m-1차 이하의 항으로 표현하기 위하여 필요하다. 따라서 본 논문에서는 $GF(2^m)$상의 원시 기약 3 항식을 전개하여 회로를 간략화 하였으며, 제안된 승산기 설계는 규칙적이며 모듈러 구조, 그리고 간단한 제어신호를 요하기 때문에 VLSI 실현이 용이하다고 사료된다. The multiplication algorithm using the primitive irreducible trinomial $x^m+x+1$ over $GF(2^m)$ was proposed by Mastrovito. The multiplier proposed in this paper consisted of the multiplicative operation unit, the primitive irreducible operation unit and mod operation unit. Among three units mentioned above, the Primitive irreducible operation was modified to primitive irreducible trinomial $x^m+x+1$ that satisfies the range of 1<n<m/2. The multiplicative operation unit was adopted from an existing algorithm. The results or the primitive irreducible operation unit and the multiplicative operation unit were used for computing the mod operation unit. The primitive irreducible polynomial would be better if the size of the result or multiplication operation unit in the process or converting $x^m,{\cdots},x^{2m-2}\;to\;x^{m-1},{\cdots},x^0$ is reduced. In this paper, the primitive irreducible polynomial was reduced to the primitive irreducible trinomial proposed. As a result of this reduction, the primitive irreducible trinomial reduced the size of circuit. In addition, the proposed design of multiplier was suitable for VLSI implementation because the circuit became regular and modular in structure, and required simple control signal.