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VSYN : 레지스터 트랜스퍼 수준 VHDL의 합성 시스템
현민호(M. H. Hyun),오대일(D I Oh),황선영(S Y Hwang) 한국정보과학회 1991 한국정보과학회 학술발표논문집 Vol.18 No.1
본 논문에서는 VHDL 설계환경 구축의 한 부분으로 하드웨어의 자동생성으로 설계의 효율을 향상시키기 위하여 레지스터 트랜스퍼 수준의 VHDL 코드로 부터 게이트 수준의 하드웨어 구조를 논리식의 형태로 생성하는 레지스터 트랜스퍼 수준 VHDL 합성 시스템의 구현에 대하여 기술한다. VHDL 기술로 부터 구성된 D/DFG을 레지스터 트랜스퍼 수준에서 합성 가능한 구조로 변환한 뒤 레지스터 및 multiplexer 추출 기법등을 통하여 최종적인 게이트 수준의 회로를 생성하였다.
현민호(M H Hyun),이봉선(B S. Lee),오대일(D I Oh),황선영(S Y Hwang) 한국정보과학회 1990 한국정보과학회 학술발표논문집 Vol.17 No.2
본 논문에서는 VHDL Silicon Compiler 설계환경에서 VHDL description에서의 dependency 분석과 중간 형태인 control/data flow graph (C/DFG)를 생성하는 과정에 대해 기술한다. C/DFG는 datapath 합성과 시뮬레이션 수행에 필요한 모든 정보를 유지하고 있다. VHDL 내의 순서문 (sequential statement)에서의 병렬성과 연산자 사이의 dependency를 검출하기 위해 dependency 분석 과정을 수행하였으며, 생성된 dependency 그래프로 부터 C/DFG를 생성하였다.