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아날로그-디지털 전달함수 평균화기법 기반의 Cyclic ADC의 디지털 보정 기법
엄지용(Ji-Yong Um) 대한전자공학회 2017 전자공학회논문지 Vol.54 No.6
본 논문은 디지털영역에서의 평균화 기법을 이용한 cyclic ADC의 디지털 보정기법을 제안한다. 제안하는 보정기법은 1.5비트 MDAC의 커패시터 부정합으로 인해 발생하는 ADC의 비선형성을 보정한다. 부정합을 지니는 커패시터로 이루어진 1.5비트 MDAC은 이상적인 1.5비트 MDAC의 레지듀 플롯(residue plot)에 대해 대칭적인 레지듀 플롯을 지닌다. 커패시터 부정합을 지니는 1.5비트 MDAC의 고유한 레지듀 플롯은 대칭적인 아날로그-디지털 전달함수로 반영된다. 이상적인 아날로그-디지털 전달함수에 대해 대칭적인 두 아날로그-디지털 전달함수를 평균화함으로써, 비선형성이 보정된 아날로그-디지털 전달함수를 얻을 수 있다. 해당 아날로그-디지털 전달함수 평균화의 구현을 위해, 본 논문의 12비트 cyclic ADC는 1.5비트 MDAC의 동작모드를 2개로 정의한다. 해당 cyclic ADC는 MDAC을 첫 번째 동작모드로 동작시킴으로써, 비선형성을 지니는 12.5비트 출력코드를 획득한다. 샘플링 된 동일한 입력 아날로그 전압에 대해, MDAC을 두 번째 동작모드로 동작시킴으로써, cyclic ADC는 비선형성을 지니는 또 다른 12.5비트 출력 코드를 획득한다. 각 MDAC의 동작모드에 의해 발생하는 아날로그-디지털 전달함수는 이상적인 아날로그-디지털 전달함수에 대해 대칭적이기 때문에, 앞서 획득한 두 개의 비선형성을 지니는 12.5비트를 평균화함으로써, 비선형성이 보정된 최종 12비트 출력 코드를 획득할 수 있다. 제안하는 디지털 보정기법과 12비트 cyclic ADC는 0.18-μm CMOS 공정을 이용하여 full-custom 형식으로 구현되었다. 측정된 SNDR(ENOB)와 SFDR은 각각 65.3dB(10.6비트 ENOB)와 71.7dB이다. 측정된 INL과 DNL은 각각 -0.30/+0.33LSB와 -0.63/+0.56LSB이다. A digital calibration technique based on digital-domain averaging for cyclic ADC is proposed. The proposed calibration compensates for nonlinearity of ADC due to capacitance mismatch of capacitors in 1.5-bit/stage MDAC. A 1.5-bit/stage MDAC with non-matched capacitors has symmetric residue plots with respect to the ideal residue plot. This intrinsic characteristic of residue plot of MDAC is reflected as symmetric A/D transfer functions. A corrected A/D transfer function can be acquired by averaging two transfer functions with non-linearity, which are symmetric with respect to the ideal analog-digital transfer function. In order to implement the aforementioned averaging operation of analog-digital transfer functions, a 12-bit cyclic ADC of this work defines two operational modes of 1.5-bit/stage MDAC. By operating MDAC as the first operational mode, the cyclic ADC acquires 12.5-bits output code with nonlinearity. For the same sampled input analog voltage, the cyclic ADC acquires another 12.5-bits output code with nonlinearity by operating MDAC as the second operational mode. Since analog-digital transfer functions from each of operational mode of 1.5-bits/stage MDAC are symmetric with respect to the ideal analog-digital transfer function, a corrected 12-bits output code can be acquired by averaging two non-ideal 12.5-bits codes. The proposed digital calibration and 12-bit cyclic ADC are implemented by using a 0.18-μm CMOS process in the form of full custom. The measured SNDR(ENOB) and SFDR are 65.3dB (10.6bits) and 71.7dB, respectively. INL and DNL are measured to be -0.30/-0.33LSB and -0.63/+0.56LSB, respectively.
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에폭시-층상실리케이트 나노콤포지트 초음파 적용 최적 분산조건
박재준(Jae-Jun Park),엄지용(Ji Yong Um),김호균(Ho-Kyoun Kim),윤병제(Byung Jae-Yoon),윤여욱(Yo-Wook Yun),박구현(Gu-Gyun Park),황병준(Byung Joon Hwang) 대한전기학회 2008 대한전기학회 학술대회 논문집 Vol.2008 No.10
친환경적인 분산기법으로 강력초음파 분산기법이 최근에 여러연구자들에 의해 적용되어 그 성과를 나타내고 있다. 에폭시-층상실리케이트 제조기법 중 가장 중요한 물성향상이 동반 상승되는 경우 분산처리를 통한 나노콤포지트 제조에 있다. 분산능력의 최적상태를 찾기위해 초음파 적용시간을 4가지 적용시간을 달리하여 제조된 나노콤포지트 기계적, 전기적강도를 측정하여 와이블 확률분포 통계처리를 한 결과 전기적 절연파괴강도와 기계적 굴곡강도에서 최적의 분산상태를 얻을 수 있었다.
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박재준(Jae-Jun Park),조대령(Dae-Ryung Cho),엄지용(Ji-Yong Um),윤여욱(Yo-Wook Yun),백관현(Kwan Hyun Baek) 대한전기학회 2008 대한전기학회 학술대회 논문집 Vol.2008 No.10
물리적 분산기법으로 초음파와 균질기를 동시에 적용한 분산기법을 이용하여 에폭시 기반 층상나노실리케이트를 충진한 에폭시나노콤포지트 제조하였다. 유리천이온도 특성으로 무충진 에폭시수지와 층상실리케이트가 충진된 나노콤포지트의 비교에서 9.2℃가 상승되는 결과를 얻었다. 고온부인 130℃ 환경온도에서 장시간 트리잉 절연파괴측정에서 무충진에폭시 수지에 비하여 나노콤포지트가 절연파괴시간이 13.39배 늦은 시간에 파괴되었고, 트리진전속도의 경우 나노콤포지트가 13.9배 늦은 지연속도를 나타내었다.
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동적 바이어스 기반의 Flipped Voltage Buffer를 이용한 Class-AB Telescopic 연산 증폭기
김윤구(Yun-Gu Kim),김남규(Nam-Kyu Kim),엄지용(Ji-Yong Um) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6
In this paper, a class-AB fully differential telescopic operational amplifier is proposed for low-power switched-capacitor circuit applications. Flipped voltage buffers with dynamically biased current sources are utilized to enhance slew rate of transient response. Also, current subtraction branches are inserted so that faster transient response as well as low quiescent current consumption are achieved. Performances of proposed circuit are evaluated through SPICE simulations with a 0.18-μm CMOS process. A transient response of the proposed class-AB telescopic op amp is evaluated by designing a flip-around sample-and-hold circuit. It has a settling time of 10.1 ns which is 3.4 times shorter than that of a conventional telescopic op amp with the same quiescent current.
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김남규(Nam-Kyu Kim),최성표(Sung-Phyo Choi),박현태(Hyun-Tae Park),엄지용(Ji-Yong Um) 대한전자공학회 2018 대한전자공학회 학술대회 Vol.2018 No.6
This brief presents a 10-bit 40-MS/s pipelined SAR ADC which employes a merged capacitor switching(MCS) scheme with top-plate sampling. A MCS scheme in the first MDAC of a pipelined SAR ADC, a reference-voltage reduction can occur which results in mismatch of reference voltage between adjacent stages. In order to compensate for the reference mismatch due to MCS scheme, a feedback capacitor of a residue amplifier is implemented as tunable. Also, this work proposes a modified class-AB telescopic op amp which facilitates power consumption reduction. A 10-bit 40-MS/s pipelined ADC is designed using a 0.18-μm CMOS process. In simulation, a step error between each segment in overall analog-to-digital transfer curve is corrected by controlling feedback capacitance, and the designed ADC dissipates a power consumption of 1.8 mW.
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