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2<SUP>n</SUP>개의 노드를 갖는 DCG 특성에 대한 병렬3치 논리회로 설계에 관한 연구
卞基寧(Gi-Young Byun),朴承用(Seung-Yong Park),沈載煥(Jae-Whan Sim),金興壽(Heung-Soo Kim) 大韓電子工學會 2000 電子工學會論文誌-SC (System and control) Vol.37 No.6
본 논문에서는 2<SUP>n</SUP>개의 노드를 갖는 DCG 특성에 대한 병렬 3치 논리회로를 설계하는 알고리즘을 제안하였다. 회로의 집적도를 높이기 위한 다양한 연구분야 중 전송선의 신호레벨을 증가시켜줌으로써 회로내의 배선밀도를 낮출 수 있으며 병렬신호전송을 통한 신호처리의 고속화, 회로의 특성을 만족시키며 최적화할 수 있는 회로설계알고리즘은 모두 고밀도 집적회로를 구현하기 위한 유용한 수단이 될 수 있다. 본 논문에서는 특히, 노드들의 개수가 2<SUP>n</SUP>개로 주어진 DCG에 대하여 그 특성을 행렬방정식으로 도출해내고 이를 통해 최적화 된 병렬3치 논리회로를 설계하는 과정을 정리하여 알고리즘으로 제안하였다. 또한, 설계된 회로의 동작특성을 만족하도록 DCG의 각 노드들의 코드를 할당하는 알고리즘도 제안하였다. 본 논문에서 제안된 알고리즘에 의해 회로결선의 감소와 처리속도 향상, 비용절감 측면에서 유용하다 할 수 있다. In this paper, we propose the parallel ternary logic circuit design algorithm to DCG Property with 2<SUP>n</SUP> nodes. To increase circuit integration, one of the promising approaches is the use of multiple-valued logic(MVL). It can be useful methods for the realization of compact integrated circuit, the improvement of high velocity signal processing using parallel signal transmission and the circuit design algorithm to optimize and satisfy the circuit property. It is all useful method to implement high density integrated circuit. In this paper, we introduce matrix equation to satisfy given DCG with 2<SUP>n</SUP> nodes, and propose the parallel ternary logic circuit design process to circuit design algorithm. Also, we propose code assignment algorithm to satisfy for the given DCG property. According to the simulation result of proposed circuit design algorithm, it have the following advantage ; reduction of the circuit signal lines, computation time and costs.
Design of GF(3<sup>m</sup>) Current-mode CMOS Multiplier
나기수(Na, Gi-Soo),변기녕(Byun, Gi-Young),김흥수(Kim, Heung-Soo) 한국전기전자학회 2004 전기전자학회논문지 Vol.8 No.1
본 논문에서는 GF(3<sup>m</sup>)상의 전류모드 CMOS 승산기 설계상의 전류모드CMOS 승산기의 설계에 관하여 논의한다. 피 승산항에 원시원소 α를 곱함으로써 나타나는 피 승산항의 변화를 표준기저 표현을 이용하여 수식으로 전개하였다. 승산 회로를 구성하기 위하여 전류모드 CMOS를 사용하여 GF(3)상의 가산기와 승산기를 설계하였고 시뮬레이션 결과를 보였다. 기본 게이트들을 이용하여 승산기를 설계하였고 m=3인 경우에 대하여 예를 보였다. 본 논문에서 제안한승산회로는 그 구성이 블록의 형태로 이루어지므로 상에서 p와 m에 대한 확장이 용이하며, VLSI 구현에 유리하다 할 수 있다. 본 논문에서 제안한승산회로를 타 승산회로와 비교하였고, 개선효과를 확인하였다. In this paper, we discuss on the design of a current mode CMOS multiplier circuit over GF(3<sup>m</sup>)상의 전류모드 CMOS 승산기 설계. Using the standard basis, we show the variation of vector representation of multiplicand by multiplying primitive element α, which completes the multiplicative process. For the multiplicative circuit design, we design GF(3) adder and multiplier circuit using current mode CMOS technology and get the simulation results. Using the basic gates - GF(3) adder and multiplier, we build the multiplier circuit and show the examples for the case m=3. We also propose the assembly of the operation blocks for a complete multiplier. Therefore, the proposed circuit is easily extensible to other p and m values over and has advantages for VLSI implementation. We verify the validity of the proposed circuit by functional simulations and the results are provided.