온칩 메모리 응용을 위한 상보형 분극 구조의 저전력 SOT-MRAM 설계 = Complementary Polarizer SOT-MRAM for Low-Power and Robust On-Chip Memory Applications

국문 초록 (Abstract)

스핀 전달 토크 자기저항 메모리(STT-MRAM)는 높은 집적도, 비휘발성, CMOS 공정과의 호환성으로 차세대 임베디드 메모리로 주목받고 있으나, 높은 쓰기 전류 요구, 읽기/쓰기 경로 공유로 인한 최적화 한계, 단말 단일 감지(single-ended sensing)로 인한 읽기 신뢰성 저하 문제가 존재한다. 이를 해결하기 위해 보완 극성 CPSTT-MRAM 구조가 제안되었으나, FL 면적 증가로 인한 쓰기 전류 과다와 산화막 신뢰성 문제를 야기하였다. 본 연구에서는 이러한 한계를 극복하기 위해 보완 극성 스핀궤도 토크 MRAM(CPSOT-MRAM)을 제안하였다. 제안된 구조는 SOT 메커니즘을 적용하여 쓰기 경로와 읽기 경로를 분리함으로써 각 동작을 독립적으로 최적화할 수 있으며, 균일한 스핀 주입을 통해 쓰기 효율과 신뢰성을 확보하였다. 시뮬레이션 결과, CPSOT- MRAM 은 CPSTT-MRAM 대비 쓰기 전력은 4.0 배, 읽기 전력은 2.8 배 개선되었으며, STT-MRAM 대비 쓰기 전력은 2.3 배, 읽기 전력은 1.7 배 감소하였다. 또한 레이아웃 면적도 CPSTT-MRAM 대비 20% 축소되었다. 본 연구 결과는 차세대 저전력/고신뢰 임베디드 메모리 셀로서 CPSOT-MRAM 의 높은 상용화 가능성을 제시한다. 키워드: Complementary polarizer, spin-orbit torque, differential sensing, low write power, magnetic random-access memory

다국어 초록 (Multilingual Abstract)

Spin-transfer torque magnetic random-access memory (STT-MRAM) has attracted significant attention as a next- generation embedded memory owing to its high integration density, nonvolatility, and compatibility with CMOS processes. However, it suffers from critical drawbacks, including the requirement for high write current, limitations in optimization due to the shared read/write current path, and reduced read reliability caused by single-ended sensing. To address these issues, complementary polarizer STT-MRAM(CPSTT-MRAM) was proposed, but it introduces excessive write current due to the enlarged free layer area and reliability concerns of the tunnel oxide. In this study, we propose a complementary polarizer spin- orbit torque MRAM(CPSOT-MRAM) to overcome these limitations. By employing the SOT mechanism, the proposed structure separates the read and write paths, enabling independent optimization of each operation, and achieves uniform spin injection to improve write efficiency and reliability. Simulation results show that CPSOT-MRAM achieves a 4.0× improvement in write power and a 2.8× improvement in read power compared to CPSTT-MRAM, while reducing write power by 2.3× and read power by 1.7× compared to STT-MRAM. Furthermore, the layout area was reduced by 20% compared to CPSTT-MRAM. These results demonstrate the high potential of CPSOT-MRAM as a low-power and highly reliable next- generation embedded memory cell.

목차 (Table of Contents)

• 제1장 서론 1
• 1.1 연구 필요성 1
• 1.2 연구 방향 4
• 1.3 논문 구성 6
• 제2장 배경지식 8
• 2.1 STT-MRAM 구조 및 특성 8
• 2.2 STT-MRAM의 설계 한계 11
• 2.3 CPSTT-MRAM의 특성 및 한계 16
• 제3장 CPSOT-MRAM 구조 제안 27
• 3.1 SOT 메커니즘과 SOT-MRAM Cell 27
• 3.2 CPSOT-MRAM 소자 및 Cell 동작 제안 31
• 3.3 CPSOT-MRAM Cell 특성 38
• 제4장 실험 및 결과 41
• 4.1 실험 환경 41
• 4.2 SPICE 기반 소자 모델링 42
• 4.3 동작 전력 측정 47
• 4.4 읽기 신뢰도 측정 49
• 4.5 MRAM 람다 룰 및 면적 효율 검증 53
• 제5장 결론 61
• 참고문헌 62