판앵커의 인발 속도에 따른 극한 인발저항력 분석

유동만 한국해양대학교 대학원 2013 국내석사

전치 가능한 내장형 동적 랜덤 액세스 메모리 기반 메모리 내 연산 시스템

최찬영 인하대학교 대학원 2025 국내석사

이 연구에서는 온칩 비지도 학습을 위한 임베디드 동적 랜덤 액세스 메모리 (eDRAM) 기반 Computing-In-Memory(CIM) 스파이킹 신경망(SNN) 프로세서를 제안한다. 먼저, 기존에 보고된 CIM 비트 셀과 비교하여 면적을 줄일 수 있는 새로운 전치 가능한 3T1C eDRAM 비트 셀을 제시한다. 이 비트 셀은 스파이크- 타이밍-종속 가소성(STDP) 알고리즘과 최적화된 메모리 접근 방식과의 높은 호환성을 기반으로 에너지 효율을 향상시킨다. 특히, 행 방향 접근 시에는 3 개의 트랜지스터 기반 비트 셀 구조가 스니크 전류 경로를 생성하지 않고 전하를 축적할 수 있도록 한다. 열 방향 읽기 접근 시에는, STDP 학습 알고리즘의 읽기-연산- 쓰기 순서를 활용한 즉각적인 가중치 갱신이 가능하여, 데이터 복원 없이 접근할 수 있는 방식을 구현할 수 있다. 해당 접근 방식의 이점을 극대화하기 위해, 새로운 감지 증폭기를 추가로 설계하여 데이터 복원 없이 읽기 접근을 지원하고, 동시에 리프레시 동작도 수행할 수 있도록 설계하였다. 이를 통해 학습 과정에서 에너지 효율이 27% 향상되었다. 또한, Leaky Integrate-and-Fire bitline (LIF_BL)을 제안하여, SNN 의 특성을 활용하여 아날로그-디지털 변환기 (ADC) 없이 동작할 수 있도록 설계하였다. 이를 통해 전력 및 면적 효율성을 크게 향상시킬 수 있었다. 그러나, LIF_BL 의 동적 전압 범위가 고정된 전원 전압에 의해 제한되면서 신호 마진과 선형성이 저하되는 문제가 발생한다. 이를 해결하기 위해, 혼성 신호 뉴런 모델을 도입하여, 전압 해상도를 유지하면서도 전압 범위를 가상적으로 확장할 수 있도록 하였다. 이를 통해, 단순한 감산 및 횟수 집계 방식만으로도 정확하고 에너지 효율적인 뉴런을 구현할 수 있다. 제안된 eDRAM-CIM 기반 SNN 프로세서는 상용 28nm CMOS 공정을 사용하여 구현되었으며, MNIST 데이터셋을 이용한 분류 정확도 89.6%를 달성하였다. 또한, 0.15 nJ/pixel 의 에너지를 소비하며, 칩 면적은 0.57 mm²로 측정되었다. 키워드: computing-in-memory, embedded DRAM, spiking neural network, spike-time-dependent plasticity, restoring-free access. This paper introduces spiking neural network (SNN) accelerator based on embedded dynamic random-access memory (eDRAM) for on-chip unsupervised learning. Initially, we propose a novel design of transposable 3T-1C eDRAM bitcell, which occupies less area than prior existing computing-in- memory (CIM) bitcells. Energy efficiency is improved in the proposed bitcell by exploiting its compatibility with the bio- inspired spike-timing-dependent plausible (STDP) algorithm and an efficient memory access mechanism. In row-wise operations, the three-transistor (3T) design of the proposed bitcell enables current accumulation while effectively preventing sneak current paths. Column-wise read access is performed in a restoring-free access manner by leveraging immediate weight updates through the read-calculate-write sequence of the STDP algorithm. To fully utilize the restoring-free feature, a novel sense amplifier was employed to provide not only restoring-free read access but also the refresh operation, resulting in a 27% improvement in energy efficiency during the learning phase. A leaky integrate-and-fire bitline (LIF_BL) is also introduced by leveraging the inherent properties of SNN to eliminate the dependency on ADCs, which otherwise degrade the energy and area efficiency. However, due to the fixed supply voltage, the dynamic range of LIF_BL voltage is constrained, leading to the reduced signal margin and degraded linearity. To address this limitation, a mixed-signal neuron model is employed to virtually increase the voltage range while maintaining voltage resolution. As a result, an accurate and low-power neuron implementation can be achieved by employing a simple subtraction-and- counting approach. Implemented in a commercial 28nm CMOS process, the proposed eDRAM-CIM based SNN processor attained 89.6% classification accuracy on the MNIST dataset, with an energy consumption of 0.15nJ/pixel and an area of 0.57mm2

온칩 메모리 응용을 위한 상보형 분극 구조의 저전력 SOT-MRAM 설계

김혜림 인하대학교 대학원 2026 국내석사

스핀 전달 토크 자기저항 메모리(STT-MRAM)는 높은 집적도, 비휘발성, CMOS 공정과의 호환성으로 차세대 임베디드 메모리로 주목받고 있으나, 높은 쓰기 전류 요구, 읽기/쓰기 경로 공유로 인한 최적화 한계, 단말 단일 감지(single-ended sensing)로 인한 읽기 신뢰성 저하 문제가 존재한다. 이를 해결하기 위해 보완 극성 CPSTT-MRAM 구조가 제안되었으나, FL 면적 증가로 인한 쓰기 전류 과다와 산화막 신뢰성 문제를 야기하였다. 본 연구에서는 이러한 한계를 극복하기 위해 보완 극성 스핀궤도 토크 MRAM(CPSOT-MRAM)을 제안하였다. 제안된 구조는 SOT 메커니즘을 적용하여 쓰기 경로와 읽기 경로를 분리함으로써 각 동작을 독립적으로 최적화할 수 있으며, 균일한 스핀 주입을 통해 쓰기 효율과 신뢰성을 확보하였다. 시뮬레이션 결과, CPSOT- MRAM 은 CPSTT-MRAM 대비 쓰기 전력은 4.0 배, 읽기 전력은 2.8 배 개선되었으며, STT-MRAM 대비 쓰기 전력은 2.3 배, 읽기 전력은 1.7 배 감소하였다. 또한 레이아웃 면적도 CPSTT-MRAM 대비 20% 축소되었다. 본 연구 결과는 차세대 저전력/고신뢰 임베디드 메모리 셀로서 CPSOT-MRAM 의 높은 상용화 가능성을 제시한다. 키워드: Complementary polarizer, spin-orbit torque, differential sensing, low write power, magnetic random-access memory Spin-transfer torque magnetic random-access memory (STT-MRAM) has attracted significant attention as a next- generation embedded memory owing to its high integration density, nonvolatility, and compatibility with CMOS processes. However, it suffers from critical drawbacks, including the requirement for high write current, limitations in optimization due to the shared read/write current path, and reduced read reliability caused by single-ended sensing. To address these issues, complementary polarizer STT-MRAM(CPSTT-MRAM) was proposed, but it introduces excessive write current due to the enlarged free layer area and reliability concerns of the tunnel oxide. In this study, we propose a complementary polarizer spin- orbit torque MRAM(CPSOT-MRAM) to overcome these limitations. By employing the SOT mechanism, the proposed structure separates the read and write paths, enabling independent optimization of each operation, and achieves uniform spin injection to improve write efficiency and reliability. Simulation results show that CPSOT-MRAM achieves a 4.0× improvement in write power and a 2.8× improvement in read power compared to CPSTT-MRAM, while reducing write power by 2.3× and read power by 1.7× compared to STT-MRAM. Furthermore, the layout area was reduced by 20% compared to CPSTT-MRAM. These results demonstrate the high potential of CPSOT-MRAM as a low-power and highly reliable next- generation embedded memory cell.

해저지반 내 매립된 구조물의 앵커 충돌 시나리오에 따른 위험성 분석 및 추가 보호를 위한 락범 설계기준에 관한 연구

신문범 한국해양대학교 대학원 2018 국내석사

In this study risk analysis of subsea pipeline was carried out by dropping and dragging of ship anchors, which are major risk factors for structures installed on the seabed. Firstly, impact scenario of a ship anchor dropped vertically and impacted an installed subsea pipeline was considered to calculate the impact force through terminal velocity. For that a computational fluid dynamic program, FLUENT, and MDM (Moving Deforming Mesh) technique were applied. Then, impact analysis of subsea pipeline was carried out using the dynamic finite element program, ABAQUS/CAE, considering seabed soil properties and pipeline buried depths in the seabed. Then, preliminary simulations were performed to determine the initial anchor penetration depth, anchor drag velocity, drag angle, and the distance between the anchor and the rock-berm before simulating dragging of anchor. Based on the preceding simulation results, risk analysis of dragging anchor was carried out to calculate the anchor dragging penetration depth according to the seabed soil properties using CEL(Coupled Eulerian Lagrangian) technique of the ABAQUS/CAE program. Lastly, based on the risk analysis of subsea pipeline, Rock-Berm was designed for additional protection, and risk analysis were carried out through the dropping and dragging of anchor for verification of safety. Based on the results of the additional simulation, the design criteria of Rock-Berm considering the seabed soil properties and pipeline burial depths in the seabed was suggested. 본 연구는 해저에 설치되는 구조물들에 대해 주요 위해요소인 선박용 앵커를 이용하여 투묘 및 주묘에 의한 위험성 분석을 실시하였다. 먼저 투묘에 의한 충돌 시나리오는 투하된 앵커가 수직낙하하여 해저에 설치된 파이프에 충돌하는 조건을 선택했다. 종단속도를 산정하기 위해 전산유체해석 프로그램인 FLUENT의 MDM(Moving Deforming Mesh)기법을 사용하였고, ABAQUS/CAE 프로그램을 이용하여 해저지반 성질 및 파이프라인의 매설깊이에 따른 충돌해석을 실시하여 투묘에 의한 위험성 분석이 수행되었다. 다음으로, 주묘에 의한 충돌 시나리오는 보수적인 설정으로 앵커 끌림 해석을 실시하기 위해 초기 앵커 침투깊이와 앵커 끌림 속도 및 각도, 그리고 앵커와 락범의 이격거리를 결정하기 위한 선행 시뮬레이션을 수행하였다. 선행 시뮬레이션 결과를 바탕으로, ABAQUS/CAE 프로그램의 CEL(Coupled Eulerian Lagrangian)기법을 이용하여 해저지반 성질에 따른 앵커 침투깊이를 산정하여 주묘에 의한 위험성을 분석하였다. 마지막으로 앵커 투묘 및 주묘에 의한 위험성 분석을 기반으로 추가 보호를 위한 락범을 설계하였고, 락범 검증을 위한 투묘 및 주묘의 추가 해석을 실시하였다. 추가 해석 결과를 바탕으로 해저지반 성질 및 파이프라인의 매설깊이에 따른 락범 설계 기준을 정리하여 제시하였다.

실내모형실험 및 수치해석을 통한 사질토와 연약점토에 매립된 파이프라인의 극한 인발저항력 산정 비교

권대헌 한국해양대학교 대학원 2018 국내석사

해저파이프라인은 원유 및 가스를 운송하는 중요한 해상 구조물중 하나이다. 지진 및 부력으로 인해 파이프라인은 인발거동을 하며, 이는 파이프라인의 주요 파괴원인이다. 본 연구는 극한 인발저항력에 영향을 미치는 여러 가지 변수를 활용하여 사질토와 연약점토에 묻혀 있는 파이프라인의 극한 인발저항력을 수치해석, 실내모형실험 그리고 기존이론을 통해 비교 산정함에 목적이 있다. 이를 위해 우선적으로 묻힘 깊이와 파이프 직경에 따른 극한 인발저항력을 실내 모형실험과 수치해석을 통해 산정 후 기존이론과 비교하였다. 그리고 지오그리드 보강에 따른 극한인발저항력을 수치해석과 실내 모형실험을 통해 각각 산정 후 비교하였다. Subsea pipeline is one of the most important structures to transport the fluids such as oil and natural gas in offshore condition. Uplift behavior of the pipeline caused by the earthquake and buoyancy, is one of the reasons for a pipeline failure. The objective of this study is examined and compared peak uplift resistance through the parametric studies with the laboratory experiment, numerical analysis and existing uplift theory. For that peak uplift resistance of a buried pipeline was firstly compared through numerical analysis and laboratory model test with existing uplift theory. The considered parameters were buried depth, pipe diameter and relative density in sand and water content in soft clay. Then the peak uplift resistance was compared numerical analysis and laboratory model test with geogrid reinforcement effect.

해저지반 열전도율 산정 및 다층지반의 열전도율을 고려한 해저배관의 총괄열전달계수 식 제안

박동수 한국해양대학교 대학원 2018 국내석사

Subsea pipelines are designed to transport mixtures of oil, gas and their associated impurities from the wellhead that can be in excess of approximately as high as 100℃ temperature, while the external temperature maybe in the range of 5℃. Heat can be lost from the subsea pipeline which contains high temperature fluid to the surrounding environment. It is important that the pipeline must be designed to ensure that the heat loss is small enough to maintain flow assurance, unwanted deposition of hydrate and wax, which occurs at a critical temperature of about 40℃. Therefore it is essential to know heat loss of subsea pipeline in various circumstance. This paper presents thermal conductivity of offshore sediments using laboratory model test and numerical analysis for various soil samples. After calculate thermal conductivities, this paper propose a OHTC(Overall heat transfer coefficient) formula considering multi-layed soil using calculated thermal conductivity of soil samples for more precise OHTC estimation. 해저배관은 오일, 가스 그리고 불순물의 혼합물을 유정에서 운송할 수 있 도록 고안되었으며, 100℃전후의 높은 온도의 유체를 수송한다. 하지만 높은 온도의 수송유류와 반대로 해저배관을 둘러싸고 있는 주변 환경의 온도는 5℃정도의 낮은 온도를 유지하고 있으며 이로 인해 해저배관은 열손실이 발 생한다. 따라서 해저배관의 열손실을 최소화 하는 것 즉, 수송유류가 왁스 (Wax)나 고상염(Hydrate) 같은 침전물이 생성되는 온도인 40℃ 이하로 떨어 지는 것을 방지해 유동안정성을 확보하는 것은 해저배관 설계에 있어 가장 중요한 부분이다. 그러므로 해저배관 주변 환경 즉 해수, 해저지반의 영향에 의한 해저배관의 열손실의 정도를 나타내는 총괄열전달계수를 계산하여 설 계에 반영하는 것은 중요하다. 본 논문에서는 실내모형실험 및 CFD해석의 검토를 통해 해저지반의 열전도율을 여러 가지 샘플을 통해 산정하였으며, 산정된 열전도율을 토대로 다층지반을 구성하여 다층지반의 다양한 열전도 율을 고려한 해저배관의 총괄열전달계수(OHTC)식을 제안하였다.

내빙선박용 풍우밀문과 아이스 클래스 루버의 결빙방지, 해빙 성능평가 및 설계기준에 관한 연구

정영준 한국해양대학교 대학원 2015 국내석사

For the design guide of a vessel operating in cold region, numerical analysis was carried out to evaluation weather-tight door and ice class louver which installed the heating cables by using ANSYS 13.0. This study based on the experimental results of ‘A Study on Anti-Icing Technique for Weather-Tight Door of Ice-Strengthened Vessels’ and ‘The Cryogenic Performance Evaluation for the Excellent De-icing Ice Class Louver’ in KRISO. The numerical analysis of weather-tight door was performed by considering Advection-Diffusion equation. In case of ice class louver`s numerical analysis was performed by considering RANS(Unsteady Reynolds Averaged Navier Stokes) equation. The numerical analysis results applying the same specifications and the position of the temperature sensor compare with the cold-chamber experimental data for validation of numerical analysis. The design variable factors of weather-tight door external environmental temperature(0, -10, -20, -30, -40℃, -55℃), power output of heating cable(33, 45, 66), the thickness of pipe(0.5, 1.0, 1.5) were performed total 48 cases numerical analysis. And then, the design variable factors of ice class louver external environmental temperature(0, -15, -30℃), relative velocity(1, 4, 7), power output of heating cable(33, 45, 66), location of heating cable on blade(top, center, behind) were performed total 81 cases numerical analysis for most efficient and anti-icing & de-icing design guide of weather-tight door and ice class louver.

샌드쿠션을 고려한 말뚝지지 전면기초의 수치해석

김남익 한국해양대학교 대학원 2006 국내석사

The piled-raft foundation is a new design concept as one of the effective methods of foundation to reduce settlements of structures. On the other hand, an alternative piled-raft system with disconnection cap, sand cushion, between the pile and raft was also investigated to compare the influence of ultimate bearing capacity and settlement. Load-settlement relation curves are used to evaluate the ultimate bearing capacity. In the numerical analyses, a plane strain elasto-plastic finite element model (Mohr-Coulmb model) is used to present the response of the piled-raft foundation.

Cold Room 실험을 통한 동결토의 강도 특성에 관한 연구

김은섭 한국해양대학교 대학원 2006 국내석사

The strength properties of Frozen soil are changed on the soil type and water content and clay content. In this study, strength properties of frozen soil is evaluated on the change of water content and clay content through the unconfined compression test and indirect tension test using the cold room equipment. Also, the relationship between strength properties of frozen soil and water content and clay content is analyzed in sand.

다중레벨 스핀-전달-토크 자기저항 임의 접근 메모리의 순차 접근 최적화

강준구 인하대학교 대학원 2026 국내석사

이 논문은 면적 및 에너지 효율적인 비터비 복호기의 설계를 위해 정적 임의 접근 메모리 (SRAM)를 대체할 수 있도록 다중-레벨-셀 (MLC) 스핀-전달-토크 자기저항 임의 접근 메모리 (STT-MRAM)의 새로운 최적화 기법을 제안한다. MLC STT- MRAM의 높은 면적 효율성을 유지하면서도 성능 및 에너지 소모 악화를 완화하기 위해 세 가지 주요 기법을 제시한다. 첫번째 제안된 기법인 에너지 장벽 최적화는 비터비 복호기의 survivor memory가 장시간 데이터 유지를 요구하지 않는 사실을 활용하여 쓰기 동작에서 소모되는 에너지를 상당수준 줄일 수 있다. 두번째 제안된 기법인 순차 접근 고려 셀 분할 매핑 방법 (SAA CSM)은 비터비 복호기의 순차적 메모리 쓰기 및 읽기 패턴을 활용하며 한단계 쓰기를 가능하게 한다. 세번째 제안된 기법인 열 선택 읽기 기법은 메모리 주변회로 내 열 선택기를 활용해 불필요한 읽기 동작 및 관련 회로를 제거하여 면적 및 전력 소모를 감축한다. IEEE 802.11n/ac 와 호환되는 제안된 비터비 복호기는 28nm CMOS 공정을 활용하여 구현되어 제안 기법이 적용되지 않은 기존 MLC STT-MRAM 기반 설계 대비 17.29%의 면적 및 55.15%의 에너지 소모 감축을 달성한다. 기존 6T SRAM 기반 설계와 비교하더라도, 제안된 설계는 성능 저하 없이도 51.98%의 면적 및 9.09%의 에너지 소모의 감축을 달성한다. This paper proposes novel optimization techniques for Multi-Level-Cell STT-MRAM (MLC STT-MRAM), replacing SRAM for an area- and energy-efficient Viterbi decoder. Three key techniques are introduced to mitigate the performance and energy consumption overhead of MLC STT-MRAM while preserving its high area efficiency. First, the energy barrier optimization technique is proposed, leveraging the fact that the survivor memory of the Viterbi decoder does not need to hold its data for a long period. This optimization significantly reduces the write energy. Second, the sequential-access-aware cell-split- mapping (SAA CSM) method exploits the sequential memory write and read access patterns of the Viterbi decoder, enabling a one-step write. Third, the column selective read technique utilizes column multiplexers within the memory peripheral circuits, eliminating unnecessary read operations and their associated circuits, thereby reducing power consumption and area. The proposed Viterbi decoder, compatible with IEEE 802.11n/ac, is implemented in a 28-nm CMOS technology, achieving 17.29% area and 55.15% energy reduction compared with a conventional MLC STT-MRAM-based design. Even compared with the conventional 6T SRAM-based design, the proposed design achieves 51.98% and 9.09% reduction in area and energy consumption, respectively, without performance degradation.