Modeling of Three-Dimensional Nanoscale MOSFETs : 3차원 구조의 나노스케일 MOSFETs의 모델링

국문 초록 (Abstract)

전자소자의 높은 집적도와 성능을 얻기 위해서 소자축소화는 반드시 필요하다. 그러나 채널길이 100nm이하에서 전통적인 평판형 채널을 가진 MOSFETs은 소자축소화시 문턱전압 저하, subthreshold swing (SS) 저하, drain-induced barrier lowering (DIBL), dielectric tunneling에 의한 누설전류 증가, junction에서의 band-to-band tunneling과 같은 심각한 문제점들을 야기 시키고 있다. 이러한 문제점들을 해결 하기 위해서 다양한 3차원 구조의 전자소자들이 제안 되었다.
특히 3차원 구조의 전자소자들중 전통적인 실리콘 (silicon) 기판위에서 제작된 기판 연결형bulk FinFETs은 낮은 웨이퍼 (wafer) 단가, 기존 평판형 소자제작 공정과의 호환성, 탁월하게 개선된 소자 특성으로 인해 유력한 차세대 미래 전자소자로 고려되고 있다.
본 논문에서는 다양한 구조의 3차원 전자소자들중 double-gate (DG) MOSFETs, surrounding-gate (SG) MOSFETs, 그리고 bulk FinFETs의 DC 특성들에 대해 모델링을 수행하였다. DG MOSFETs, SG MOSFETs, bulk FinFETs 소자들을 집적회로에 적용하기 위해선 문턱전압, SS, DIBL, I-V 특성과 같은 DC 특성들의 모델링 작업이 반드시 수행 되어야 한다.
3차원 소자들의 DC 모델링은 3장에서 문턱전압을, 4장에선 oxide capacitance에 관해 수행 되었으며, 마지막으로 5장에서 SS 와 I-V 특성들을 모델링 하였다. 문턱전압 모델은 charge-sharing을 바탕으로 단채널효과, 좁은폭효과, surface potential lowering, 코너효과 등을 고려하여 gate bias (VGS), drain bias (VDS), back bias (VBS)의 함수로 모델링 되었다. 전자소자의 동작영역중 inversion 영역에선 inversion-layer에 의한 inversion-layer capacitace (Ci) 가 존재하게 되고, Ci 는 oxide capacitance을 줄여 주는 역할을 하게 되는데, 이러한 Ci 효과를 고려하여 undoped 또는 doped 채널을 가지는 DG와 SG MOSFETs의 effective oxide capacitance 모델링을 수행 하였다. 전자소자들의 전 동작영역은 크게 다음과 같이 세영역으로 구분할 수 있다: subthreshold, inversion, transition region. DG MOSFETs, SG MOSFETs, bulk FinFETs의 전 동작영역에 걸쳐 surface potential, effective oxide capacitance, charge-sheet approximation을 기반으로 I-V 특성을 모델링 하였다.
본 논문에서 제안된 모델들은 주어진 VGS 와 VDS 에서 gate length (Lg), gate height (Hg), silicon body width (Wfin), silicon body doping (Nb) 등 다양한 소자 파라미터 함수로 시뮬레이션 결과와 비교 검증 되었으며, 시뮬레이션 결과들과 매우 잘 일치함을 볼 수 있었다. 수행된 다양한 compact 모델들중 bulk FinFETs의 문턱전압과 전류모델은 세계최초로 제안된 모델이다.
본 논문에서 제안된 다양한 DC compact 모델들은 closded-form형태로 모델의 이해도가 높으며 정확도가 높은 장점들을 가지고 있다. 제안된 모델들을 이용하여 차세대 나노 CMOS 소자로 각광 받고 있는 DG MOSFETs, SG MOSFETs, bulk FinFETs의 특성들을 보다 쉽게 이해 할 수 있으며, 이러한 모델들은 상용 소자시뮬레이터의 모델로 이용 되어질 수 있으며, 특히 3차원 소자들이 산업계에서 상용화 될시 소자의 설계 및 제작에 큰 도움을 줄 것으로 예상된다.

목차 (Table of Contents)

• Chapter. 1 Introduction 1
• 1.1 Motivation 1
• 1.2 Goals 3
• 1.3 Thesis organization 4
• 1.4 References 5
• Chapter. 2 Review of Reported Models for 3-D Devices 9
• 2.1 Double-gate MOSFETs 9
• 2.2 Surrounding-gate MOSFETs 10
• 2.3 Bulk or SOI FinFETs 11
• 2.4 References 11
• Chapter 3. Threshold Voltage Model 13
• 3.1 Vth0 Model of bulk FinFETs with corner-channel at low VDS 13
• 3.2 Vth Model of Bulk FinFETs by Considering Potential Lowering 35
• 3.3 Vth model of DG MOSFETs by considering VDS 54
• 3.4 Vth model of bulk FinFETs by considering VBS 68
• Chapter 4. Oxide Capacitance Model in Inversion Region 74
• 4.1 Introduction 74
• 4.2 Device structures 75
• 4.3 Model and verification 76
• 4.4 Conclusion 88
• 4.5 References 88
• Chapter 5. Current Model 91
• 5.1 Current model of DG MOSFETs 91
• 5.2 Current model of SG MOSFETs 113
• 5.3 Current model of bulk FinFETs 133
• Chapter 6. Conclusions 156
• (초 록) 158