넓은 logic coverage를 이용한 효율적 디버그 신호 선택

국문 초록 (Abstract)

점차 칩의 복잡도가 높아짐에 따라 전체 칩의 디자인에서 post silicon validation 이 차지하는 비중이 점차 증가하고 있다. 이러한 Post silicon validation은 내부 신호를 확인하는데 어려움을 갖는다는 단점을 갖고 있다. 이러한 태생적인 한계를 극복하기 위해 사용되는 하드웨어 구조는 trace buffer 와 scan chain이 있다. Scan chain 에서 내부 신호 값을 확인하기 위해서는 scan dump 과정이 필요하다. 이 때, 전체 시스템은 중지되어야 한다. 하지만, 이 때, 시스템의 real time 값을 확인할 수 없는 단점을 갖고 있다. Trace buffer 는 real-time 값을 확인할 수 있다는 점에서 장점을 갖지만 trace buffer 자체 용량의 한계로 인해 많은 신호를 저장할 수 없다는 단점을 갖고 있다. 따라서 trace buffer 를 사용함에 있어서 효율적 debug를 위해 어떤 신호가 trace buffer에 저장되어야 하는지 신호 선택이 매우 중요하다. 이 논문에서 우리는 signal probability 와 cone analysis 를 이용하여 trace buffer 에 저장되는 신호를 선정하는 방법을 제안하고자 한다. 또한 위 방법을 이용하여 신호를 선정했을 때, 버그를 탐지할 수 있는 확률이 크게는 2배까지 증가한다는 것을 실험결과를 통해 확인할 것이다

국문 초록 (Abstract)

제1장 서론 1
제2장 Related Work 6
2-1 Research purpose 6
2-2 Recoverability 7
2-3 Fan-in cone flip-flop analysis 10
2-4 Fault simulation Method 11
2-5 2-D compaction Method 13
2-6 Proposed Method 15
제3장 Power Efficient Voltage Up-Converter 16
3-1 Signal probability 16
3-1-1 AND gate, NAND gate 16
3-1-2 OR gate, NOR gate 18
3-1-3 XOR gate, XNOR gate 19
3-1-4 Combined gate signal Probability 20
3-2 Cone analysis 24
3-2-1 Number of gate for designated flip-flop : C_N 24
3-2-2 Number of flip-flop for designated flip-flop : F_N 26
3-3 Priority calculation 28
3-4 Flip-flop selection algorithm 30
제4장 Simulation Results 32
제5장 결론 38
참고문헌 40
Abstract 41

목차 (Table of Contents)

• 제1장 서론 .......................................................................................................... 1
• 제2장 Related Work ......................................................................................... 6
• 2-1 Research purpose........................................................................................ 6
• 2-2 Recoverability ............................................................................................. 7
• 2-3 Fan-in cone flip-flop analysis ................................................................ 10
• 2-4 Fault simulation Method ............................................................................. 11
• 2-5 2-D compaction Method ............................................................................ 13
• 2-6 Proposed Method ........................................................................................ 15
• 제3장 Power Efficient Voltage Up-Converter .......................................... 16
• 3-1 Signal probability ........................................................................................ 16
• 3-1-1 AND gate, NAND gate ........................................................................... 16
• 3-1-2 OR gate, NOR gate.................................................................................. 18
• 3-1-3 XOR gate, XNOR gate............................................................................. 19
• 3-1-4 Combined gate signal Probability........................................................... 20
• 3-2 Cone analysis .............................................................................................. 24
• 3-2-1 Number of gate for designated flip-flop : C_N....................................... 24
• 3-2-2 Number of flip-flop for designated flip-flop : F_N................................ 26
• 3-3 Priority calculation ...................................................................................... 28
• 3-4 Flip-flop selection algorithm ..................................................................... 30
• 제4장 Simulation Results .......................................................................... 32
• 제5장 결론 ......................................................................................................... 38
• 참고문헌 ............................................................................................................. 40
• Abstract ............................................................................................................. 41