동적 Bias switching 방식을 이용한 전력 증폭기 효율 개선에 관한 연구

국문 초록 (Abstract)

본 논문은 DDBS (Digitally-controlled Dynamic Bias Switching) 기법을 이용한 전력 증폭기의 효율 개선에 관한 것이다. DDBS 시스템은 전력 증폭기의 drain bias를 입력 신호의 크기에 따라 2개의 다른 전압으로 바꿔준 후 특정 임계 전압을 기준으로 입력 신호가 작은 경우 낮은 전압을 인가함으로써 DC 전력 소모를 줄여 효율을 개선한다. 임계 전압의 결정은 DDBS 시스템 성능에 큰 영향을 주며, 최적의 임계 값 및 낮은 drain bias 전압은 신호의 PDF를 고려하여 결정되어야 한다.
DDBS에 필요한 제어신호는 디지털 신호 처리를 통하여 만들어진다. 이를 위해 DDBS 시스템의 효율을 최대로 만들 수 있는 최적의 제어 신호 생성 방법에 대한 분석을 하였다. DDBS IC 내에서 전력 증폭기에 전류를 공급해주는 경로에 존재하는 소자는 PMOS 스위치와 다이오드가 있다. 전력 증폭기에 PMOS 스위치 경로로는 높은 입력 전력에서 주로 전류가 공급되며 다이오드 경로로는 낮은 입력 전력에서 주로 전류가 공급되며, 적용 응용 분야의 전력 증폭기 구동을 위한 충분한 전류 공급을 고려하여 설계 되었다.
DDBS IC는 CMOS 0.18μm 공정을 이용하여 제작되었으며, 크기는 1mm × 1mm이다. 제작된 DDBS를 상용 InGaP HBT 전력증폭기와 연동하여 DDBS 시스템의 성능을 실험적으로 검증하였다. 중심 주파수 2.6 GHz에서 대역폭 9.4 MHz 및 9.6 dB의 PAPR을 가지는 OFDM 신호를 사용하여 측정한 결과 25 dBm 출력 전력에서 32.2%의 PAE 및 4%의 EVM을 나타내었다.

다국어 초록 (Multilingual Abstract)

This paper presents an efficiency improvement method for RF power amplifiers using an integrated digital-controlled dynamic bias switching (DDBS) circuit. The input envelope signal is limited to be two levels using an optimized threshold voltage from the digital signal processing unit. Then, the DDBS IC dynamically selects two different drain bias voltages for the power amplifier using its switching stage according to the limited envelope signal. DC power consumption of the power amplifier can be greatly reduced when the low drain bias voltage is applied for envelope signals which are lower than the threshold, so that the efficiency of the overall power amplifier can be improved. To maximize efficiency improvement, the optimum threshold voltage and bias levels were determined after analytic consideration for the statistical distribution of the envelope signal. For the verification, a DDBS IC was designed and fabricated using 0.18 μm CMOS process. Its size is as small as 1 × 1 mm2. The fabricated DDBS IC was evaluated with a test setup including a power amplifier module using an OFDM signal which has a center frequency of 2.6 GHz, a bandwidth of 9.4 MHz, and a PAPR of 9.6 dB. The DDBS IC considerably increases the power amplifier’s PAE from 21.3 % to 32.2 % at an average output power level of 25 dBm, while a good linearity performance, EVM of less than 4 %, maintains.

목차 (Table of Contents)

• 목 차
• 제1장 서 론 1
• 1.1. 서론 1
• 제2장 송신기 이론 5
• 2.1. 송신 신호 분포 특성 및 평균 효율 5
• 2.2. 전력 증폭기의 비선형 특성 8
• 2.3. Power back-off 12
• 제3장 Bias 변조 방식 14
• 3.1. EER 변조 방식 14
• 3.2. ET 변조 방식 17
• 3.3. DBS 변조 방식 20
• 제4장 DDBS 변조 시스템 24
• 4.1. DDBS 변조 방식 동작 원리 24
• 4.2. DDBS IC 구성 32
• 4.3. DDBS 동작 조건 분석 42
• 4.3.1. Class-B 전력 증폭기 효율 42
• 4.3.2. 기준 임계값 VTH 및 VDD,low 전압 최적화 47
• 4.3.3. Knee 전압 영향 53
• 4.4. 설계 및 측정 55
• 4.4.1. 전체 시스템 구성 55
• 4.4.2. DDBS IC 측정 결과 57
• 4.4.3. 전력 증폭기 측정 결과 60
• 4.4.4. DDBS 시스템 측정 결과 62
• 제5장 결론 67