다중레벨 스핀-전달-토크 자기저항 임의 접근 메모리의 순차 접근 최적화 = Sequential-Access-Aware Optimization for Multi-Level Spin-Transfer-Torque Magnetoresistive Random Access Memory

국문 초록 (Abstract)

이 논문은 면적 및 에너지 효율적인 비터비 복호기의 설계를 위해 정적 임의 접근 메모리 (SRAM)를 대체할 수 있도록 다중-레벨-셀 (MLC) 스핀-전달-토크 자기저항 임의 접근 메모리 (STT-MRAM)의 새로운 최적화 기법을 제안한다. MLC STT- MRAM의 높은 면적 효율성을 유지하면서도 성능 및 에너지 소모 악화를 완화하기 위해 세 가지 주요 기법을 제시한다. 첫번째 제안된 기법인 에너지 장벽 최적화는 비터비 복호기의 survivor memory가 장시간 데이터 유지를 요구하지 않는 사실을 활용하여 쓰기 동작에서 소모되는 에너지를 상당수준 줄일 수 있다. 두번째 제안된 기법인 순차 접근 고려 셀 분할 매핑 방법 (SAA CSM)은 비터비 복호기의 순차적 메모리 쓰기 및 읽기 패턴을 활용하며 한단계 쓰기를 가능하게 한다. 세번째 제안된 기법인 열 선택 읽기 기법은 메모리 주변회로 내 열 선택기를 활용해 불필요한 읽기 동작 및 관련 회로를 제거하여 면적 및 전력 소모를 감축한다. IEEE 802.11n/ac 와 호환되는 제안된 비터비 복호기는 28nm CMOS 공정을 활용하여 구현되어 제안 기법이 적용되지 않은 기존 MLC STT-MRAM 기반 설계 대비 17.29%의 면적 및 55.15%의 에너지 소모 감축을 달성한다. 기존 6T SRAM 기반 설계와 비교하더라도, 제안된 설계는 성능 저하 없이도 51.98%의 면적 및 9.09%의 에너지 소모의 감축을 달성한다.

다국어 초록 (Multilingual Abstract)

This paper proposes novel optimization techniques for Multi-Level-Cell STT-MRAM (MLC STT-MRAM), replacing SRAM for an area- and energy-efficient Viterbi decoder. Three key techniques are introduced to mitigate the performance and energy consumption overhead of MLC STT-MRAM while preserving its high area efficiency. First, the energy barrier optimization technique is proposed, leveraging the fact that the survivor memory of the Viterbi decoder does not need to hold its data for a long period. This optimization significantly reduces the write energy. Second, the sequential-access-aware cell-split- mapping (SAA CSM) method exploits the sequential memory write and read access patterns of the Viterbi decoder, enabling a one-step write. Third, the column selective read technique utilizes column multiplexers within the memory peripheral circuits, eliminating unnecessary read operations and their associated circuits, thereby reducing power consumption and area. The proposed Viterbi decoder, compatible with IEEE 802.11n/ac, is implemented in a 28-nm CMOS technology, achieving 17.29% area and 55.15% energy reduction compared with a conventional MLC STT-MRAM-based design. Even compared with the conventional 6T SRAM-based design, the proposed design achieves 51.98% and 9.09% reduction in area and energy consumption, respectively, without performance degradation.

목차 (Table of Contents)

• 제 1 장 서론 １
• 1.1 연구 필요성 １
• 1.2 연구 방향 ３
• 1.3 논문 구성 ５
• 제 2 장 배경지식 및 기존 연구 ７
• 2.1 길쌈부호를 위한 비터비 복호기 ７
• 2.2 생존 경로 메모리와 쓰기/읽기 접근 패턴 １２
• 2.3 기존 MLC STT-MRAM 의 동작 및 한계 １５
• 제 3 장 제안한 MLC STT-MRAM 및 비터비 복호기 ２２
• 3.1 성능 및 에너지 효율 개선을 위한 에너지 장벽 최적화 ２２
• 3.2 순차접근 고려 셀-분할-매핑 (SAA CSM) ２７
• 3.3 메모리 내장 사전 역추적으로서의 열 선택 읽기 ３３
• 제 4 장 로직 및 메모리 구현의 결과 및 분석 ３８
• 4.1 구현 환경 ３８
• 4.2 생존 경로 메모리 (SMU)의 구현 및 분석 ３９
• 4.3 SMU 통합된 비터비 복호기의 구현 및 분석 ４５
• 제 5 장 결론 ５０
• 5.1 추가 논의 ５０
• 5.2 본 논문의 결론 ５１
• 참고 문헌 ５２