Growth and characterizations of epitaxial Ge and polycrystalline Si layers for applications of semiconductor devices

다국어 초록 (Multilingual Abstract)

Nowadays many semiconductor engineers are searching for new materials to replace silicon channels with them for fabrication of high-speed logic and high-density flash memory devices. In order to keep Moore’s law going, germanium or III-V materials with high hole and electron mobility values have been considered as a potential replacement. By using these materials it is possible for the device engineers to integrate more transistors on a chip with the same area, resulting in better performance and lower power consumption. In addition, one promising approach to increase the areal storage density in NAND flash memory devices is to fabricate memory cells in the vertical direction, leading eventually to replacement of the single crystalline Si channel to polycrystalline Si. In this dissertation, epitaxial Ge on Si substrates and the polycrystalline Si films on silicon oxide were investigated as new channel materials for application of sub-10 nm logic and 3-dimensional (3-D) NAND flash memory devices. Furthermore as an attractive building structure beyond 2-D logic devices Ge nanowires (NWs) were investigated.
In next-generation logic complementary metal-oxide-semiconductor (CMOS) devices, using a Ge-based channel is a well-known method to improve the mobility of electrons and/or holes. Despite such a high speed, the issues of the high cost of Ge wafers and compatibilities with conventional Si CMOS processes have limited Ge’s applications for the channel materials. Over the last several decades Ge-on-Si structures have attracted great scientific and technical interest to resolve these difficulties. First, in order to realize the Ge-on-Si devices, the epitaxial growth of not only the intrinsic Ge layers but also the highly doped and thin Ge layers is required. The in situ doping process, where the dopant precursor such as B2H6 or PH3, and source gas (GeH4 for Ge epitaxy and SiH4, Si2H6, SiH2Cl2, and SiCl4 for Si epitaxy) are introduced into a deposition chamber at the same time during growth, is an alternative doping method to provide a uniform dopant concentration along the depth direction without the post-annealing process as well as its advantage of precise controlling of the junction depth.
In situ B-doped epitaxial Ge films were grown on Si substrates at 600 °C by ultra high vacuum chemical vapor deposition (UHV CVD). The Ge films had a uniform B concentration with respect to depth and the B atoms were substitutionally incorporated into the Ge lattices during growth. For growth of Ge on Si(001), Si(011), and Si(111), the maximum B concentrations in Ge were 1.77 × 1020, 1.40 × 1021, and 1.30 × 1021 cm-3, respectively. For all the substrate orientations, the growth rate of the Ge films increased with the B2H6 flow rate, which was due to an increase in the H2 desorption rate at B-Ge surface sites and a decrease in the misfit strain which originates from lattice constant reduction by B doping. For Si(001), the lattice constants were measured by an asymmetric (224) reciprocal space mapping (RSM) method. The unstrained lattice constant decreased from 5.6574 to 5.6513 A as the B concentration increased from 0 to 0.40%, which corresponds to the reduction in the mismatch from 4.17 to 4.05%. For B-doping on Si(111), Ge islands had a flat (111) top surface at initial growth stage. After coalescence of the Ge islands, continuous Ge layers with a step-and-terrace structure were observed and the height of the steps was ~10 nm regardless of B concentrations. In transmission electron microscopy (TEM) analyses the abnormal stripes caused by TEM image contrast were observed and their spacing was identical to the step height. It is considered that the stripes are associated with the B segregation at the (111) surface during step-flow and Ge reconstructions by B atoms. The lattice constants of Ge were calculated as a function of B2H6 flow rate by asymmetric (153) RSM measurements and it was found that they are decreased with the B2H6 flow rate. The results can be understood on the basis of the increase in the B concentrations measured by secondary ion mass spectroscopy (SIMS). Owing to impurity scattering and thus mobility degradation, the resistivity of the B-doped Ge films was increased despite the increase in the B concentrations.
In contrary, the thicknesses of the Ge layers grown on Si(011) and Si(111) were decreased if the flow rate of PH3 increased. For growth on Si(001), although the thickness increased when PH3 gas was introduced into the chamber by the flow rate of 50 standard cubic centimeters per minute (sccm), over that value the thickness was slightly decreased until 200 sccm. The effect of P atoms on growth of the Ge films was different from that of B atoms. In particular, the step-and-terrace structures which were typical morphologies of Ge when doped with B were not observed for P doping cases. Since the theoretical concentration of P in Ge is as low as 2.0 × 1019 cm-3, the experimental data obtained from SIMS measurements were lower than 1019 cm-3. Due to the low concentrations of P and the small difference in atomic radii between Ge and P, the change in the lattice constant of Ge was small, which was confirmed by RSM measurements.
Although the epitaxial growth of the strain-relaxed Ge layers on the Si wafers resolves the aforementioned issue to some extent, a large lattice mismatch of 4.2% with Si that generates high defect density and rough surfaces in Ge disallows the integration on the Si substrates. The aspect ratio trapping (ART) process, which involves the selective growth of Ge on the Si regions between silicon oxide trench walls, has recently been reported to significantly reduce the defect density in the epitaxial Ge layers. In this process threading dislocations propagating from the Ge/Si interface are terminated at the SiO2 side walls, which results in the formation of a defect-free Ge layer in regions above the critical aspect-ratio thickness. Epitaxial Ge layers grown in 40-nm wide SiO2 trench arrays on Si by UHV CVD were investigated. When the thickness of Ge was less than the height of the SiO2 trenches, the Ge layers grew epitaxially by a selective epitaxial growth (SEG) process without any detectable surface modification, due to the high interfacial energy between the SiO2 mask and Ge. The critical strain required to modify the Ge surface via 3-D island transition (the minimum strain), as a function of the trench width, was calculated. Considering the energies involved in the transition, it was found that uniformly strained Ge layers were energetically more favorable than those with surface undulations as the width of the trench decreased. The strained Ge layers relaxed their energy by forming the defects, such as dislocations at the Ge/Si interfaces and stacking faults. From the strain analyses, the residual strain in the Ge layers was -0.21%. As the thickness of the Ge layers increased, the residual compressive strain in Ge decreased as the result of relaxation. Based on RSM measurements, the in-plane strain value along the direction of the SiO2 trenches was larger than that in the direction perpendicular to the trenches due to asymmetric strain relaxation originating from the oxide walls. The residual strain values along the two directions were also confirmed by nanobeam electron diffraction measurements, in which the average strains were found to be -0.75% for the direction parallel to the trenches and -0.24% for the perpendicular direction, respectively.
Next, I examined the SEG of Ge on Si(001) substrates with 40, 65, and 90 nm width trench arrays. Based on RSM measurements, this strain along the parallel direction increased from -0.28 to -0.72% as the width of the exposed Si substrate between the SiO2 walls decreased from 90 to 40 nm, which was due to a decrease in strain relaxation. I calculated the effect of Si trench width on changes in strain after removing the SiO2 walls and compared the calculated values with the RSM results. No significant change in residual strain was detected along the direction perpendicular to the trenches, and the strain changes were <0.1%. It was verified that the ART technology can be used effectively in fabricating a compressively strained Ge layer, which opens the possibility of producing nano-scaled pMOS logic devices.
I fabricated Ge/Si1-xGex core/shell NWs with different compositions at the shell by changing the gas flow rates of SiH4 and GeH4, and varying a growth temperature. The core/shell NWs were successfully grown through the several steps by low pressure (LP) CVD. First, a diameter of the pure Ge-core wire was controlled by a thickness of Au catalyst layers. When the 5-nm-thick Au layer was used, the average Ge-core diameter was ~80 nm at a growth temperature of 320 °C. In the next step, the gold droplets were etched by using the solution of KI and I2 to deposit the Si1-xGex shell layer on the Ge-core wire. In order to grow the same thickness of the Si1-xGex shells with the different compositions the growth temperature was decreased as the Ge concentration was increased. After the growth the composition of the shells was investigated by grazing incidence x-ray diffraction. From the peak positions of (111), (220), and (113) the lattice constant of Si1-xGex was calculated and the Ge mole fraction x was determined assuming the Vegard’s law. The shape of the nanowires was monitored by scanning electron microscopy. In addition, TEM measurement was performed to analyze the crystal structure of NWs. The crystallographic directions of NWs and their cross-sectional shape were revealed. From the consideration of surface energy minimization the equilibrium shape of the NW was calculated and compared with our findings.
Finally, for the applications to channel layers in 3-D NAND flash memory devices in situ P-doped polycrystalline Si films grown on SiO2 layers using Si3H8 and PH3 as precursors were investigated as a function of the Si3H8/PH3 gas flow ratio and the growth temperature. At a high flow rate for Si3H8 in the temperature range of 600~700 °C, the deposition process was controlled by the rate of desorption of H2 on the surface, which has an activation energy of 1.13 eV. For a low Si3H8 flow rate at growth temperatures >650 °C, however, the deposition was limited by the diffusion of Si3H8 gas to the surface. The presence of P decreased the crystallization temperature of the poly Si layers during growth. In addition, the ratio of P incorporated into the poly Si decreased with increasing growth temperature because of the increase in the growth rate. The resistivity of the P-doped poly Si films decreased with increasing deposition temperature at the same P concentration, indicating that the use of a high growth temperature results in an enhancement in the activation of P in the poly Si films during growth.

국문 초록 (Abstract)

1965년 G. Moore가 예견한대로 반도체 산업이 성장함에 따라 단위 면적 당 Transistor의 수는 기하급수적으로 증가하고 있다. Transistor의 면밀도가 증가하면 그에 따라 전력 소비가 증가하게 되고 크기를 줄이는 단순한 scaling 방법에 의한 소자 제작은 한계에 다다르고 있다. 전력 소비를 감소하려면 동작 전압이 감소해야 하지만 IOFF 값이 증가하게 된다. IOFF 값을 동일한 수준으로 유지하면서 동작 전압을 감소하려면 전자나 정공의 이동도가 증가하면 된다. 기존의 Si은 이동도가 작기 때문에 Ge 또는 III-V 화합물반도체가 이를 대체하면 되고 현재 많은 연구가 진행되고 있다. 하지만 Ge 혹은 III-V 화합물반도체는 Si 대비 가격적인 측면에서 불리한 점을 지니고 있고 기존의 Si 기반의 반도체 산업을 적용하기에는 어려움이 존재한다. 이런 비용적인 측면을 극복하기 위한 방법이 Si 기판 위에 Ge 에피 박막을 성장하는 것이다.
에피 박막을 통해 소자를 제작하려면 적당한 농도의 B 혹은 P 원자를 Ge 격자 내에 치환시켜야 한다. B 이나 P 원자를 도핑하는 방법으로는 GeH4 등의 source gas와 B2H6 또는 PH3와 같은 doping gas를 chamber 내에 동시에 주입시켜 Ge 에피 박막을 성장시키는 in situ doping 방법이 있다. 이 방법은 박막 두께 방향으로 균일한 doping 농도를 얻을 수 있으며 후속 열처리가 필요로 하지 않고 정확하게 junction depth를 제어할 수 있다. B doping의 경우 Si 기판 위에 초고진공 화학기상증착 장비를 이용하여 600 °C에서 성장하였다. Si(001), Si(011), Si(111) 기판 위에서 성장 시, Ge 박막 내 최대 B 농도는 각각 1.77 × 1020, 1.40 × 1021, 1.30 × 1021 cm-3이었다. 동일한 GeH4 유량에서 기판 종류에 관계없이 B2H6 유량이 증가할수록 박막의 증착 속도는 증가하였으며, 이는 B과 Ge 원자로 이루어진 박막 표면에서 H2 탈착 속도의 증가 현상과 B doping으로 인한 misfit strain 감소로 생각된다. Si(001) 기판 위에서 B 농도 증가에 따른 Ge 격자 상수 변화를 확인하기 위해 비대칭 (224) 역격자 맵핑을 적용하였다. B 농도가 0에서 0.40%까지 증가할수록 격자 이완된 상태의 격자 상수는 5.6574에서 5.6513 A으로 감소했으며, 이는 격자 불일치 값이 4.17에서 4.05%까지 감소한 것과 일치한다. Si(111) 기판 위에서는 Ge island의 위쪽이 (111) 면을 보이며 성장하였다. Ge island가 합쳐지면 step의 높이가 10 nm 정도되는 step-and-terrace 구조를 가지며 표면을 덮게 된다. 투과전자현미경 관찰을 통해 Ge 박막 내 비정상적인 줄무늬 띠가 보이는 것을 확인할 수 있었으며 이는 step 높이와 일치하였다. 이 줄무늬 띠는 step이 옆으로 성장하면서 표면에 B이 편석되거나 편석된 B이 Ge 원자 배열을 재배열시켜 일어난 것으로 간주된다. 비대칭 (153) 역격자 맵핑을 통해 B2H6 유량에 따라 격자 상수가 감소하는 것을 확인하였다. Ge 박막 내 B 농도가 증가하면 정공 농도는 증가하나 불순물 scattering 효과가 증가하여 비저항 값은 특정 농도에서 최솟값을 보였다.
PH3을 이용한 P doping 실험에서는 B doping에서와 같이 불순물 농도 증가에 따라 증착 속도가 증가하지 않았다. Si(011)과 Si(111)에서는 동일한 GeH4 유량 하에서 PH3 유량 증가 시 증착 두께는 감소하였으며, Si(001) 기판에서는 50 sccm까지는 증가하다가 그 이상의 유량에서는 다시 감소하였다. 이는 P 원자가 Ge 표면에서 B 원자와는 다른 영향을 주고 있는 점을 시사하고 있다. 특히 B doping 경우 보이던 step-and-terrace 구조가 P doping에서는 관찰되지 않았으며 매끄러운 표면을 가지고 있었다. 이론적으로 알려진 Ge 내 최대 P 농도는 2.0 × 1019 cm-3이며 이차이온질량분석법을 통한 농도는 1019 cm-3 이하이었다. 낮은 P 원자 용해도와 작은 Ge과 P 원자 반지름 차이로 인해 Ge의 격자 상수 변화는 크지 않았다.
앞서 언급한 여러 이유로 인해 Ge 에피 박막을 Si 기판 위에 직접 성장하더라도 Ge과 Si 사이 격자 불일치 4.2%가 Ge 박막 내 전위와 같은 결함 밀도를 증가시키거나 Ge 표면을 울퉁불퉁하게 만들어 소자 제작을 어렵게 한다. 최근에 이런 단점을 극복하기 위해 aspect ratio trapping (ART)라는 방법이 도입되었다. 이 방법은 Si 위에 SiO2 산화막을 트렌치 형태로 만든 후 그 사이에 Ge 박막을 에피택셜하게 성장하는 것이다. 이 방법을 사용하게 되면 Si과 Ge 계면에서 생성된 misfit 전위가 특정한 각도를 가지고 Ge 박막 내부로 threading 전위를 형성하게 되고 이 threading 전위는 임계 두께 이상의 산화막 측벽에서 멈추게 된다는 것이다. 따라서 임계 두께 이상의 지역에서는 결함이 상대적으로 적은 무결함의 Ge 박막을 얻을 수 있다. 본 실험에서는 여러 산화막 패턴을 이용하여 Ge 박막을 선택적에피택셜 (SEG) 공정을 통해 증착하였다. 먼저 40 nm 너비의 산화막 패턴에서는 Ge 박막의 표면이 트렌치 방향을 따라 울퉁불퉁해지지 않고 (001), (111), (113) facet을 보이며 성장하였다. 이는 Ge 박막이 울퉁불퉁해질 경우 산화막과의 접촉 면적이 증가하여 전체적인 에너지를 증가시키기 때문에 어느 임계 strain 까지는 이를 이완하지 않고 균일하게 성장하는 게 에너지적인 측면에서 유리하기 때문이다. Ge 박막 내 전위나 적층 결함 등의 결함을 통해 strain이 이완되고 남은 잔류 strain을 역격자 맵핑을 통해 계산하였다. Ge 박막 두께가 증가하면 strain 값이 -0.21%까지 감소하였다. 특이한 점은 산화막 트렌치 방향을 따라 측정된 strain은 -0.75%, 트렌치의 수직 방향을 따라 측정된 strain 값은 -0.24%로 서로 상이하였으며, 전자가 더 컸다. 산화막 너비에 따른 strain 변화도 확인하였다. 산화막 너비를 40, 65, 90 nm까지 증가시키면 트렌치에 평행한 방향으로의 strain 값은 이완 증가에 의해 -0.72에서 -0.28%까지 감소하였다. 산화막 제거에 따른 strain 변화를 확인하였다. 역격자 맵핑을 통해 strain 변화를 확인하였으며 그 값은 0.1% 이내이었다. 실제 이론적으로 계산한 값도 0.1% 이내이었으며, 산화막 유무에 따른 Ge 박막 내 strain 영향성은 크지 않았다. ART 실험을 통해 Ge 박막을 SiO2 산화막 내에 압축 응력이 존재하는 상태로 성장시킬 수 있었으며 이는 차세대 pMOS 소자 제작에 기여할 수 있을 것으로 기대된다. 또한 이 구조는 Ge finFET 구조 제작에도 유리하다.
FinFET 구조보다 더 혁신적인 구조는 나노와이어 구조이다. 이는 게이트의 채널 제어성이 뛰어나기 때문이다. Ge 나노와이어를 중심으로 하고 그 주변으로 Si1-xGex 막을 증착하여 core/shell 구조를 제작하였다. Shell 영역의 Si1-xGex 막은 저압 화학기상증착 장비를 이용해 SiH4와 GeH4의 유량과 온도를 변경하여 제어하였다. Au 촉매 박막을 이용해 길이 방향으로 균일한 지름을 가지는 Ge 나노와이어를 성장하였다. Ge 나노와이어의 지름은 Au 박막의 두께에 영향을 받았다. 320 °C 온도에서 5 nm 두께의 Au 촉매 박막을 이용할 경우 Ge 나노와이어의 평균 지름은 약 80 nm이었다. KI와 I2 용액을 이용해 Au droplet을 제거한 후 Ge 나노와이어 위로 Si1-xGex 박막을 성장하였다. Ge 농도가 증가할수록 동일한 두께의 Si1-xGex 박막을 얻기 위해서는 증착 온도를 감소시켜야 했다. 저각 x-선 회절기를 이용해 Si1-xGex 박막의 (111), (220), (113) peak 위치를 측정하였고 Vegard 법칙을 통해 조성도 계산하였다. 주사전자현미경을 통해 나노와이어의 형태를 확인하였으며, 투과전자현미경을 통해 나노와이어의 결정 구조 및 단면 모양도 확인하였다. 표면 에너지 최소 법칙을 이용하여 나노와이어의 열역학적 모양을 계산하였다.
마지막으로 3차원 NAND 플래시 메모리의 채널 영역으로 사용될 P-doped 다결정 실리콘 박막을 Si3H8와 PH3 gas를 이용하여 SiO2 박막 위에 성장하였다. Si3H8과 PH3 유량 변화와 증착 온도에 따라 Si 박막의 증착 속도는 변했다. Si3H8 유량이 30 sccm으로 높을 경우 증착 온도 600~700 °C에서 H2 탈착 속도에 의해 증착 속도가 결정되었으며 이 반응의 활성화 에너지는 1.13 eV이었다. 반면 Si3H8 유량이 10 sccm으로 낮을 경우 650 °C 이상의 영역에서는 Si3H8 gas가 Si 표면까지 도달하는 속도에 의해 증착 속도가 결정되었다. P doping에 의해 Si의 결정화는 촉진되었으며 P 농도는 증착 온도가 증가할수록 증착 속도 증가에 의해 감소하는 경향을 보였다. P-doped 다결정 Si 박막의 비저항은 동일한 P 농도에서 증착 온도가 증가하수록 감소하였으며 이는 P 원자의 격자 내 활성화에 기인한 것으로 생각된다.