Fabrication and characterization of InGaAs field effect transistors with selective source/drain regrowth process for future logic and RF application

이인근 Graduate School, Yonsei University 2021 국내박사

Effect of post-growth thermal annealing on structural and electrical properties of heavily phosphorus-doped epitaxial silicon

류화연 Graduate School, Yonsei University 2022 국내박사

Continued downscaling of metal-oxide semiconductor field-effect transistor (MOSFET) devices has significantly increased contact resistance in the source/drain (S/D) region. To reduce the contact resistance, extensive research on heavily doped Si films and dopant activation has been conducted. In particular, the use of in-situ phosphorus-doped epitaxial silicon (Si:P) film in the n-type MOSFETs (nMOSFETs) has attracted a lot of interest because its high P doping exceeds its solid solubility limit in Si and yields a low contact resistance. During the Si:P film growth, P atoms are located at substitutional sites in the Si lattice, which induces high tensile strain and prevents dopant diffusion. Furthermore, the advantages of heavily doped Si:P film (e.g., low contact resistance and high tensile strain) can be applied not only to the conventional planar devices but also to fin field-effect transistor (FinFET) devices. Although the successful integration of the Si:P film into the S/D area of planar MOSFETs and FinFETs has been established for the applications of nMOS, there have been no fundamental studies on the dopant behaviors of Si:P films with extremely high doping levels during post-growth thermal annealing. Dopant redistributions, such as P pile-up at the SiO2/Si interface and dopant-vacancy clustering in Si:P films after post-growth thermal annealing, are crucial for the electrical properties of nMOS devices. Among the reported various post-annealing methods, laser annealing combined with high P-doping technique is implemented to further increase the active carrier concentration. A high laser annealing temperature of the sub-melt region generates a high active dopant concentration above the solid solubility limit in Si. But, these active dopants are converted to electrically inactive states during the subsequent thermal processing, which deteriorates the electrical properties of nMOSFETs. A phosphorus-vacancy (V) cluster configuration, i.e. PnV (n = 1–4), is considered responsible for dopant deactivation. However, P4V clusters and their atomic rearrangement during the activation and deactivation of P have not been fully investigated. This dissertation demonstrates a fundamental study on the physical and chemical properties of Si:P films, providing a pathway to elucidate the effects of post-growth thermal annealing on the microstructural, chemical, strain, and electrical properties of Si:P films for the applications of nMOS. The epitaxial Si:P films used in this study were grown on p-type Si(100) substrates and recessed S/D structures via reduced pressure chemical vapor deposition. The Si:P films with a high doping level and uniform box-shaped P profile facilitates precise characterizations of the dopant redistribution after post-growth thermal annealing. To investigate various material characteristics of Si:P films after post-growth thermal annealing, rapid thermal annealing, millisecond laser annealing, and nanosecond laser annealing were performed on the Si:P films. To observe the dopant redistribution in Si:P films directly, high-resolution transmission electron spectroscopy and energy-dispersive X-ray spectroscopy mapping were performed. The strain states and P concentrations during post-growth thermal annealing were characterized via high-resolution X-ray diffraction and secondary-ion mass spectroscopy. Chemical bonding states were investigated via high-resolution X-ray photoelectron spectroscopy (HR-XPS) to elucidate the chemical environment of P and atomic interactions in the Si–P binary system fully. Moreover, the activation- and deactivation-induced changes in the local atomic bonds around P were identified by analyzing the chemical bonding states in the laser-annealed Si:P films via HR-XPS. Chemical bonding states corresponding to active P atoms, which are distinguishable from chemical bonding states for inactive P atoms, were characterized when P activation and deactivation occurred. Density functional theory (DFT) calculations were performed to study the atomic rearrangement and consequent changes in the density of state of Si:P structures when P activation and deactivation occurred. The results of the DFT calculations indicate that the dissolution and formation of PnV clusters is attributed to the electric conduction of the Si:P film. In addition, the heat distribution in the Si:P films after nanosecond laser annealing was simulated based on the finite element method to determine the material and structural effects around the Si:P films grown on the recessed S/D structures. The experimental and theoretical approaches reported herein allowed us to comprehensively study the microstructural, chemical, strain, and electrical properties of the heavily doped Si:P films after post-growth thermal annealing, thus enabling us to modify their material properties and fulfill the relevant criteria for various semiconductor applications. 지속적인 소자 사이즈의 미세화는 소스/드레인 영역에서 발생하는 직렬 저항 중 접촉 저항의 기여를 증가시켰다. 컨택 저항을 감소시키기 위해서는 고농도 도핑 된 소스/드레인 물질의 사용이 필요하다. nMOSFET 소자의 소스/드레인 물질로는 화학 기상 증착법을 이용하여 증착 된 고농도 P 도핑 된 Si (Si:P) 박막이 각광받고 있다. Si:P 박막은 Si 의 고용한계 이상 P 를 포함하고 있어 접촉 저항을 감소시키고, P 와 Si 의 격자 상수 차이에 의해 박막에 스트레인이 인가되어 채널 영역에서 전자의 이동도를 향상시킨다. 이러한 Si:P 박막은 여러 nMOSFET 소자에 적용되고 있음에도 불구하고, 후속 열처리에 따른 고농도 도핑 하에서 P 의 거동에 대한 근본적인 연구는 여전히 부족한 상황이다. 열처리 후 Si/SiO2 계면에 P 의 pile-up 현상이나 도펀트-공극 클러스터링과 같은 현상은 nMOS 소자의 전기적 특성에 중요한 영향을 주기 때문에 이에 대한 근본적인 연구가 필요하다. 여러 후속 열처리 방법 중, 레이저 열처리는 활성 캐리어 농도를 더욱 증가시키는데 사용된다. 높은 레이저 열처리 온도는 Si 의 고용한계 이상의 활성 캐리어를 생성한다. 하지만, 이렇게 높은 활성 캐리어는 레이저 열처리 이후 수반되는 열처리에 의해 비활성 캐리어 상태로 전환되며, nMOSFET 의 전기적 특성을 열화 시킨다. PnV (n=1?4)로 나타내어지는 도펀트공극 클러스터는 P 의 전기적 비활성 현상의 원인으로 대두되고 있다. 그러나 PnV cluster 의 형성 및 원자의 재배열에 의한 전기적 활성 상태 변화에 대한 연구는 미흡한 상황이다. 본 연구에서는 종래의 열처리 기술인 퍼니스(furnace) 열처리와 급속 열처리(RTA) 이 후 Si:P 박막에서 P 의 재배열과 이에 따른 구조적, 응력, 전기적 변화에 대해 연구하였다. 화학 기상 증착법을 이용해 만들어진 Si:P 박막은 박스 모양의 일정한 도펀트 개형을 가지고 있기 때문에 열처리 이후 재배열 되는 P 의 모습을 효과적으로 관찰할 수 있었다. TEM, EDS, HR-XPS, XRD, SIMS 분석을 이용하여 후속 열처리 이후 P 의 거동을 분석하였다. 더 나아가, 도펀트 활성화에 필수적인 레이저 열처리 후 진행되는 공정의 열에 의해 도펀트가 비활성화되는 메커니즘에 대해 연구하였다. XPS 를 이용해 레이저 열처리 이후 형성되는 활성화된 P 로부터 기원한 화학 결합 상태를 관찰하였다. 밀도 함수 이론 (density functional theory)를 이용한 상태 밀도 (density of state) 계산을 통해 P4V 의 형성과 분해가 Si:P 의 전기적 비활성화 및 활성화에 기여하는 것을 밝혀내었다. 이러한 결과로부터 본 연구는 열처리에 따른 P 의 거동에 대한 근본적인 정보를 제공하여 Si:P 를 차세대 nMOS 소자에 적용하는데 기여할 수 있을 것이다.

(A) study on selective etching of Si and Si1-XGeX for application of gate-all-around FETs

최용준 Graduate School, Yonsei University 2023 국내박사

Recently, CMOS logic technology, based on the conventional Si FinFET structure, is facing performance limitations at most advanced technology nodes, due to the challenge of continuous physical scaling. Horizontal gate-all-around (GAA) Nanosheet (NS) structures have already been proposed to answer logic device scaling needs by offering excellent electrostatics and short channel control. One of the key technical processes to make GAA structure is a selective etching process, which removes only the sacrificial material in the multilayer stack structure. In this dissertation, the phenomena of selective etching between Si and Si1-xGex during wet etching and dry etching processes as well as their selective etching mechanisms were studied. First, the selective wet etching of Si1-xGex with HNO3/HF-based chemical etchants in single- and Si/Si1-xGex multi-layer structures was investigated. The etch rates of Si1-xGex layer with various Ge concentration were measured at the chemical etchants with different mixing concentrations. When the Ge concentration of Si1-xGex was high, the etching rate increased; the effect of Ge concentration on Si1-xGex selective etching was explained by the difference in the bond dissociation energies of the Si-Ge bonds, Ge-Ge bonds and Si-Si bonds and also by the injection of holes during wet etching. The lateral etching of Si1-xGex in Si/Si1-xGex multilayers was also analyzed to understand the selective etching mechanism. The presence of Si increased the etch rate and selectivity of Si1-xGex by additional hole injection from valence band of Si. In the next section, a study of Si selective etching versus Si1-xGex in TMAH etchant was conducted. The mechanism of selective etching was studied through compositional analysis of the etched Si1-xGex surface with various Ge concentrations. When the Ge concentration was high, the Si etch rate decreased because the formation of the OH bond was inhibited. As TMAH was an anisotropic etchant with different etching rates depending on the surface orientation, the addition of surfactant such as Triton in TMAH solution was tested; the addition of Triton was found to affect surface roughness and etching selectivity. Finally, the selective dry etching of Si1-xGex layer over Si layer in inductively coupled plasma (ICP) tools with CF4–based gas in single- and Si/Si1-xGex multi-layer structures was investigated. As the source power and working pressure increased, the Si1-xGex and Si etch rates increased. When O2 was added to CF4, the etch rate became faster or slower depending on the ratio of CF4/O2. In addition, the structural effects were studied in both wet and dry methods. The etch rate changed depending on the thickness and direction of the etched layer. In summary, this study provides a detailed description of the selective etching for the fabrication of 3D GAA structure. 최근 고성능 및 저전력 소자 개발을 목표로 소형화된 Si 기반 CMOS(Complementary Metal Oxide Semiconductor) 소자를 위한 새로운 재료 및 소자 구조가 많은 연구자들에 의해 연구되고 있다. 기존의 Si FinFET 구조를 기반으로 하는 CMOS 로직 기술은 지속적인 물리적 스케일링 문제로 인해불가피하게 성능 한계에 접근하게 된다. 게이트 올 어라운드 (GAA) 나노시트 (NS) 구조는 우수한 전기적 특성 및 단채널 효과 제어를 제공함으로써 로직 디바이스의 스케일링 요구를 충족시킬 수 있다. 이를 위해서는 다층 구조에서 채널로 사용할 물질은 남기고 희생 물질만을 제거하는 선택적 식각 공정이 필요하다. 본 논문에서는 Si와 Si1-xGex 사이의 선택적 식각 현상을 습식과 건식 방식을 결합하여 연구하였다. 실험은 다음 순서로 진행되었다. 먼저, HNO3/HF을 기반으로 하는 화학 식각액을 사용하여 단층 및 다층 구조에서의 Si1-xGex 선택적 습식 식각이 연구되었다. 다양한 Ge 농도를 갖는 Si1-xGex의 수직 방향과 측면 방향으로의 식각 속도가 각 용액의 농도별로 분석되었다. Ge 농도와 식각 속도의 관계는 전기화학적 정공 거동 이론(hole behavior theory)을 통해서 설명되었다. 또한 Si/Si1-xGex 다층 박막에서의 Si1-xGex 측면 에칭 속도를 분석하여 선택적 에칭 메커니즘을 규명했다. Si1-xGex 층은 HNO3 뿐만 서로 접해있는 Si의 가전자대로부터 추가적인 정공 주입이 가능하고, 그에 의해 Si1-xGex의 식각률 및 선택도가 증가한다. 다음 파트에서는, Tetramethylammonium Hydroxide (TMAH) 식각액을 사용한 Si 선택적 식각에 대한 연구가 진행되었다. 다양한 Ge 농도의Si1-xGex 표면의 식각 전후 조성 분석을 통해 선택적 식각의 메커니즘이 연구되었다. TMAH용액은 수직 및 측면 방향에 상관없이 표면 방향에 따라 식각 속도가 다른 이방성 식각액임을 확인했다. 계면활성제인 Triton을 TMAH에 첨가하면 식각된 표면의 거칠기를 감소시킬 수 있다. 또한 Triton의 첨가는 표면 반응성을 조절하여 식각 이방성과 선택도에 영향을 줄 수 있다. 마지막으로, CF4 기반 가스가 사용되는 유도 결합 플라즈마 (ICP) 장비를 이용하여 단층 및 다층 구조에서에서 Si1-xGex 선택적 건식 식각이 조사되었다. GAA 채널을 형성할 때, 습식 방법은 용액에 의해 발생하는 모세관력(capillary force) 때문에 기계적 불안정성에 직면하므로 건식 방법에 대한 연구가 필요하다. 이온 및 라디칼 밀도는 식각 조건에 따라 달라지며 이는 식각 속도에 영향을 줄 수 있다. 소스 전력과 작동 압력이 증가함에 따라 Si1-xGex 및 Si의 식각 속도가 증가한다. 첨가 가스에 대한 영향도 조사되었는데, CF4에 O2를 첨가하면 CF4/O2의 비율에 따라 식각 속도가 빨라지거나 느려진다. 또한 연구 전체에 걸쳐서 습식 및 건식 방법 모두에서 희생층의 두께나 식각 방향과 같은 구조적 영향들에 대해서 연구되었다. 이 연구는 3D GAA 구조를 위해 필수적인 선택적 식각 공정에 대한 상세한 설명을 제공한다.

Growth and characterizations of epitaxial Ge and polycrystalline Si layers for applications of semiconductor devices

김병주 Graduate School, Yonsei University 2015 국내박사

Nowadays many semiconductor engineers are searching for new materials to replace silicon channels with them for fabrication of high-speed logic and high-density flash memory devices. In order to keep Moore’s law going, germanium or III-V materials with high hole and electron mobility values have been considered as a potential replacement. By using these materials it is possible for the device engineers to integrate more transistors on a chip with the same area, resulting in better performance and lower power consumption. In addition, one promising approach to increase the areal storage density in NAND flash memory devices is to fabricate memory cells in the vertical direction, leading eventually to replacement of the single crystalline Si channel to polycrystalline Si. In this dissertation, epitaxial Ge on Si substrates and the polycrystalline Si films on silicon oxide were investigated as new channel materials for application of sub-10 nm logic and 3-dimensional (3-D) NAND flash memory devices. Furthermore as an attractive building structure beyond 2-D logic devices Ge nanowires (NWs) were investigated. In next-generation logic complementary metal-oxide-semiconductor (CMOS) devices, using a Ge-based channel is a well-known method to improve the mobility of electrons and/or holes. Despite such a high speed, the issues of the high cost of Ge wafers and compatibilities with conventional Si CMOS processes have limited Ge’s applications for the channel materials. Over the last several decades Ge-on-Si structures have attracted great scientific and technical interest to resolve these difficulties. First, in order to realize the Ge-on-Si devices, the epitaxial growth of not only the intrinsic Ge layers but also the highly doped and thin Ge layers is required. The in situ doping process, where the dopant precursor such as B2H6 or PH3, and source gas (GeH4 for Ge epitaxy and SiH4, Si2H6, SiH2Cl2, and SiCl4 for Si epitaxy) are introduced into a deposition chamber at the same time during growth, is an alternative doping method to provide a uniform dopant concentration along the depth direction without the post-annealing process as well as its advantage of precise controlling of the junction depth. In situ B-doped epitaxial Ge films were grown on Si substrates at 600 °C by ultra high vacuum chemical vapor deposition (UHV CVD). The Ge films had a uniform B concentration with respect to depth and the B atoms were substitutionally incorporated into the Ge lattices during growth. For growth of Ge on Si(001), Si(011), and Si(111), the maximum B concentrations in Ge were 1.77 × 1020, 1.40 × 1021, and 1.30 × 1021 cm-3, respectively. For all the substrate orientations, the growth rate of the Ge films increased with the B2H6 flow rate, which was due to an increase in the H2 desorption rate at B-Ge surface sites and a decrease in the misfit strain which originates from lattice constant reduction by B doping. For Si(001), the lattice constants were measured by an asymmetric (224) reciprocal space mapping (RSM) method. The unstrained lattice constant decreased from 5.6574 to 5.6513 A as the B concentration increased from 0 to 0.40%, which corresponds to the reduction in the mismatch from 4.17 to 4.05%. For B-doping on Si(111), Ge islands had a flat (111) top surface at initial growth stage. After coalescence of the Ge islands, continuous Ge layers with a step-and-terrace structure were observed and the height of the steps was ~10 nm regardless of B concentrations. In transmission electron microscopy (TEM) analyses the abnormal stripes caused by TEM image contrast were observed and their spacing was identical to the step height. It is considered that the stripes are associated with the B segregation at the (111) surface during step-flow and Ge reconstructions by B atoms. The lattice constants of Ge were calculated as a function of B2H6 flow rate by asymmetric (153) RSM measurements and it was found that they are decreased with the B2H6 flow rate. The results can be understood on the basis of the increase in the B concentrations measured by secondary ion mass spectroscopy (SIMS). Owing to impurity scattering and thus mobility degradation, the resistivity of the B-doped Ge films was increased despite the increase in the B concentrations. In contrary, the thicknesses of the Ge layers grown on Si(011) and Si(111) were decreased if the flow rate of PH3 increased. For growth on Si(001), although the thickness increased when PH3 gas was introduced into the chamber by the flow rate of 50 standard cubic centimeters per minute (sccm), over that value the thickness was slightly decreased until 200 sccm. The effect of P atoms on growth of the Ge films was different from that of B atoms. In particular, the step-and-terrace structures which were typical morphologies of Ge when doped with B were not observed for P doping cases. Since the theoretical concentration of P in Ge is as low as 2.0 × 1019 cm-3, the experimental data obtained from SIMS measurements were lower than 1019 cm-3. Due to the low concentrations of P and the small difference in atomic radii between Ge and P, the change in the lattice constant of Ge was small, which was confirmed by RSM measurements. Although the epitaxial growth of the strain-relaxed Ge layers on the Si wafers resolves the aforementioned issue to some extent, a large lattice mismatch of 4.2% with Si that generates high defect density and rough surfaces in Ge disallows the integration on the Si substrates. The aspect ratio trapping (ART) process, which involves the selective growth of Ge on the Si regions between silicon oxide trench walls, has recently been reported to significantly reduce the defect density in the epitaxial Ge layers. In this process threading dislocations propagating from the Ge/Si interface are terminated at the SiO2 side walls, which results in the formation of a defect-free Ge layer in regions above the critical aspect-ratio thickness. Epitaxial Ge layers grown in 40-nm wide SiO2 trench arrays on Si by UHV CVD were investigated. When the thickness of Ge was less than the height of the SiO2 trenches, the Ge layers grew epitaxially by a selective epitaxial growth (SEG) process without any detectable surface modification, due to the high interfacial energy between the SiO2 mask and Ge. The critical strain required to modify the Ge surface via 3-D island transition (the minimum strain), as a function of the trench width, was calculated. Considering the energies involved in the transition, it was found that uniformly strained Ge layers were energetically more favorable than those with surface undulations as the width of the trench decreased. The strained Ge layers relaxed their energy by forming the defects, such as dislocations at the Ge/Si interfaces and stacking faults. From the strain analyses, the residual strain in the Ge layers was -0.21%. As the thickness of the Ge layers increased, the residual compressive strain in Ge decreased as the result of relaxation. Based on RSM measurements, the in-plane strain value along the direction of the SiO2 trenches was larger than that in the direction perpendicular to the trenches due to asymmetric strain relaxation originating from the oxide walls. The residual strain values along the two directions were also confirmed by nanobeam electron diffraction measurements, in which the average strains were found to be -0.75% for the direction parallel to the trenches and -0.24% for the perpendicular direction, respectively. Next, I examined the SEG of Ge on Si(001) substrates with 40, 65, and 90 nm width trench arrays. Based on RSM measurements, this strain along the parallel direction increased from -0.28 to -0.72% as the width of the exposed Si substrate between the SiO2 walls decreased from 90 to 40 nm, which was due to a decrease in strain relaxation. I calculated the effect of Si trench width on changes in strain after removing the SiO2 walls and compared the calculated values with the RSM results. No significant change in residual strain was detected along the direction perpendicular to the trenches, and the strain changes were <0.1%. It was verified that the ART technology can be used effectively in fabricating a compressively strained Ge layer, which opens the possibility of producing nano-scaled pMOS logic devices. I fabricated Ge/Si1-xGex core/shell NWs with different compositions at the shell by changing the gas flow rates of SiH4 and GeH4, and varying a growth temperature. The core/shell NWs were successfully grown through the several steps by low pressure (LP) CVD. First, a diameter of the pure Ge-core wire was controlled by a thickness of Au catalyst layers. When the 5-nm-thick Au layer was used, the average Ge-core diameter was ~80 nm at a growth temperature of 320 °C. In the next step, the gold droplets were etched by using the solution of KI and I2 to deposit the Si1-xGex shell layer on the Ge-core wire. In order to grow the same thickness of the Si1-xGex shells with the different compositions the growth temperature was decreased as the Ge concentration was increased. After the growth the composition of the shells was investigated by grazing incidence x-ray diffraction. From the peak positions of (111), (220), and (113) the lattice constant of Si1-xGex was calculated and the Ge mole fraction x was determined assuming the Vegard’s law. The shape of the nanowires was monitored by scanning electron microscopy. In addition, TEM measurement was performed to analyze the crystal structure of NWs. The crystallographic directions of NWs and their cross-sectional shape were revealed. From the consideration of surface energy minimization the equilibrium shape of the NW was calculated and compared with our findings. Finally, for the applications to channel layers in 3-D NAND flash memory devices in situ P-doped polycrystalline Si films grown on SiO2 layers using Si3H8 and PH3 as precursors were investigated as a function of the Si3H8/PH3 gas flow ratio and the growth temperature. At a high flow rate for Si3H8 in the temperature range of 600~700 °C, the deposition process was controlled by the rate of desorption of H2 on the surface, which has an activation energy of 1.13 eV. For a low Si3H8 flow rate at growth temperatures >650 °C, however, the deposition was limited by the diffusion of Si3H8 gas to the surface. The presence of P decreased the crystallization temperature of the poly Si layers during growth. In addition, the ratio of P incorporated into the poly Si decreased with increasing growth temperature because of the increase in the growth rate. The resistivity of the P-doped poly Si films decreased with increasing deposition temperature at the same P concentration, indicating that the use of a high growth temperature results in an enhancement in the activation of P in the poly Si films during growth. 1965년 G. Moore가 예견한대로 반도체 산업이 성장함에 따라 단위 면적 당 Transistor의 수는 기하급수적으로 증가하고 있다. Transistor의 면밀도가 증가하면 그에 따라 전력 소비가 증가하게 되고 크기를 줄이는 단순한 scaling 방법에 의한 소자 제작은 한계에 다다르고 있다. 전력 소비를 감소하려면 동작 전압이 감소해야 하지만 IOFF 값이 증가하게 된다. IOFF 값을 동일한 수준으로 유지하면서 동작 전압을 감소하려면 전자나 정공의 이동도가 증가하면 된다. 기존의 Si은 이동도가 작기 때문에 Ge 또는 III-V 화합물반도체가 이를 대체하면 되고 현재 많은 연구가 진행되고 있다. 하지만 Ge 혹은 III-V 화합물반도체는 Si 대비 가격적인 측면에서 불리한 점을 지니고 있고 기존의 Si 기반의 반도체 산업을 적용하기에는 어려움이 존재한다. 이런 비용적인 측면을 극복하기 위한 방법이 Si 기판 위에 Ge 에피 박막을 성장하는 것이다. 에피 박막을 통해 소자를 제작하려면 적당한 농도의 B 혹은 P 원자를 Ge 격자 내에 치환시켜야 한다. B 이나 P 원자를 도핑하는 방법으로는 GeH4 등의 source gas와 B2H6 또는 PH3와 같은 doping gas를 chamber 내에 동시에 주입시켜 Ge 에피 박막을 성장시키는 in situ doping 방법이 있다. 이 방법은 박막 두께 방향으로 균일한 doping 농도를 얻을 수 있으며 후속 열처리가 필요로 하지 않고 정확하게 junction depth를 제어할 수 있다. B doping의 경우 Si 기판 위에 초고진공 화학기상증착 장비를 이용하여 600 °C에서 성장하였다. Si(001), Si(011), Si(111) 기판 위에서 성장 시, Ge 박막 내 최대 B 농도는 각각 1.77 × 1020, 1.40 × 1021, 1.30 × 1021 cm-3이었다. 동일한 GeH4 유량에서 기판 종류에 관계없이 B2H6 유량이 증가할수록 박막의 증착 속도는 증가하였으며, 이는 B과 Ge 원자로 이루어진 박막 표면에서 H2 탈착 속도의 증가 현상과 B doping으로 인한 misfit strain 감소로 생각된다. Si(001) 기판 위에서 B 농도 증가에 따른 Ge 격자 상수 변화를 확인하기 위해 비대칭 (224) 역격자 맵핑을 적용하였다. B 농도가 0에서 0.40%까지 증가할수록 격자 이완된 상태의 격자 상수는 5.6574에서 5.6513 A으로 감소했으며, 이는 격자 불일치 값이 4.17에서 4.05%까지 감소한 것과 일치한다. Si(111) 기판 위에서는 Ge island의 위쪽이 (111) 면을 보이며 성장하였다. Ge island가 합쳐지면 step의 높이가 10 nm 정도되는 step-and-terrace 구조를 가지며 표면을 덮게 된다. 투과전자현미경 관찰을 통해 Ge 박막 내 비정상적인 줄무늬 띠가 보이는 것을 확인할 수 있었으며 이는 step 높이와 일치하였다. 이 줄무늬 띠는 step이 옆으로 성장하면서 표면에 B이 편석되거나 편석된 B이 Ge 원자 배열을 재배열시켜 일어난 것으로 간주된다. 비대칭 (153) 역격자 맵핑을 통해 B2H6 유량에 따라 격자 상수가 감소하는 것을 확인하였다. Ge 박막 내 B 농도가 증가하면 정공 농도는 증가하나 불순물 scattering 효과가 증가하여 비저항 값은 특정 농도에서 최솟값을 보였다. PH3을 이용한 P doping 실험에서는 B doping에서와 같이 불순물 농도 증가에 따라 증착 속도가 증가하지 않았다. Si(011)과 Si(111)에서는 동일한 GeH4 유량 하에서 PH3 유량 증가 시 증착 두께는 감소하였으며, Si(001) 기판에서는 50 sccm까지는 증가하다가 그 이상의 유량에서는 다시 감소하였다. 이는 P 원자가 Ge 표면에서 B 원자와는 다른 영향을 주고 있는 점을 시사하고 있다. 특히 B doping 경우 보이던 step-and-terrace 구조가 P doping에서는 관찰되지 않았으며 매끄러운 표면을 가지고 있었다. 이론적으로 알려진 Ge 내 최대 P 농도는 2.0 × 1019 cm-3이며 이차이온질량분석법을 통한 농도는 1019 cm-3 이하이었다. 낮은 P 원자 용해도와 작은 Ge과 P 원자 반지름 차이로 인해 Ge의 격자 상수 변화는 크지 않았다. 앞서 언급한 여러 이유로 인해 Ge 에피 박막을 Si 기판 위에 직접 성장하더라도 Ge과 Si 사이 격자 불일치 4.2%가 Ge 박막 내 전위와 같은 결함 밀도를 증가시키거나 Ge 표면을 울퉁불퉁하게 만들어 소자 제작을 어렵게 한다. 최근에 이런 단점을 극복하기 위해 aspect ratio trapping (ART)라는 방법이 도입되었다. 이 방법은 Si 위에 SiO2 산화막을 트렌치 형태로 만든 후 그 사이에 Ge 박막을 에피택셜하게 성장하는 것이다. 이 방법을 사용하게 되면 Si과 Ge 계면에서 생성된 misfit 전위가 특정한 각도를 가지고 Ge 박막 내부로 threading 전위를 형성하게 되고 이 threading 전위는 임계 두께 이상의 산화막 측벽에서 멈추게 된다는 것이다. 따라서 임계 두께 이상의 지역에서는 결함이 상대적으로 적은 무결함의 Ge 박막을 얻을 수 있다. 본 실험에서는 여러 산화막 패턴을 이용하여 Ge 박막을 선택적에피택셜 (SEG) 공정을 통해 증착하였다. 먼저 40 nm 너비의 산화막 패턴에서는 Ge 박막의 표면이 트렌치 방향을 따라 울퉁불퉁해지지 않고 (001), (111), (113) facet을 보이며 성장하였다. 이는 Ge 박막이 울퉁불퉁해질 경우 산화막과의 접촉 면적이 증가하여 전체적인 에너지를 증가시키기 때문에 어느 임계 strain 까지는 이를 이완하지 않고 균일하게 성장하는 게 에너지적인 측면에서 유리하기 때문이다. Ge 박막 내 전위나 적층 결함 등의 결함을 통해 strain이 이완되고 남은 잔류 strain을 역격자 맵핑을 통해 계산하였다. Ge 박막 두께가 증가하면 strain 값이 -0.21%까지 감소하였다. 특이한 점은 산화막 트렌치 방향을 따라 측정된 strain은 -0.75%, 트렌치의 수직 방향을 따라 측정된 strain 값은 -0.24%로 서로 상이하였으며, 전자가 더 컸다. 산화막 너비에 따른 strain 변화도 확인하였다. 산화막 너비를 40, 65, 90 nm까지 증가시키면 트렌치에 평행한 방향으로의 strain 값은 이완 증가에 의해 -0.72에서 -0.28%까지 감소하였다. 산화막 제거에 따른 strain 변화를 확인하였다. 역격자 맵핑을 통해 strain 변화를 확인하였으며 그 값은 0.1% 이내이었다. 실제 이론적으로 계산한 값도 0.1% 이내이었으며, 산화막 유무에 따른 Ge 박막 내 strain 영향성은 크지 않았다. ART 실험을 통해 Ge 박막을 SiO2 산화막 내에 압축 응력이 존재하는 상태로 성장시킬 수 있었으며 이는 차세대 pMOS 소자 제작에 기여할 수 있을 것으로 기대된다. 또한 이 구조는 Ge finFET 구조 제작에도 유리하다. FinFET 구조보다 더 혁신적인 구조는 나노와이어 구조이다. 이는 게이트의 채널 제어성이 뛰어나기 때문이다. Ge 나노와이어를 중심으로 하고 그 주변으로 Si1-xGex 막을 증착하여 core/shell 구조를 제작하였다. Shell 영역의 Si1-xGex 막은 저압 화학기상증착 장비를 이용해 SiH4와 GeH4의 유량과 온도를 변경하여 제어하였다. Au 촉매 박막을 이용해 길이 방향으로 균일한 지름을 가지는 Ge 나노와이어를 성장하였다. Ge 나노와이어의 지름은 Au 박막의 두께에 영향을 받았다. 320 °C 온도에서 5 nm 두께의 Au 촉매 박막을 이용할 경우 Ge 나노와이어의 평균 지름은 약 80 nm이었다. KI와 I2 용액을 이용해 Au droplet을 제거한 후 Ge 나노와이어 위로 Si1-xGex 박막을 성장하였다. Ge 농도가 증가할수록 동일한 두께의 Si1-xGex 박막을 얻기 위해서는 증착 온도를 감소시켜야 했다. 저각 x-선 회절기를 이용해 Si1-xGex 박막의 (111), (220), (113) peak 위치를 측정하였고 Vegard 법칙을 통해 조성도 계산하였다. 주사전자현미경을 통해 나노와이어의 형태를 확인하였으며, 투과전자현미경을 통해 나노와이어의 결정 구조 및 단면 모양도 확인하였다. 표면 에너지 최소 법칙을 이용하여 나노와이어의 열역학적 모양을 계산하였다. 마지막으로 3차원 NAND 플래시 메모리의 채널 영역으로 사용될 P-doped 다결정 실리콘 박막을 Si3H8와 PH3 gas를 이용하여 SiO2 박막 위에 성장하였다. Si3H8과 PH3 유량 변화와 증착 온도에 따라 Si 박막의 증착 속도는 변했다. Si3H8 유량이 30 sccm으로 높을 경우 증착 온도 600~700 °C에서 H2 탈착 속도에 의해 증착 속도가 결정되었으며 이 반응의 활성화 에너지는 1.13 eV이었다. 반면 Si3H8 유량이 10 sccm으로 낮을 경우 650 °C 이상의 영역에서는 Si3H8 gas가 Si 표면까지 도달하는 속도에 의해 증착 속도가 결정되었다. P doping에 의해 Si의 결정화는 촉진되었으며 P 농도는 증착 온도가 증가할수록 증착 속도 증가에 의해 감소하는 경향을 보였다. P-doped 다결정 Si 박막의 비저항은 동일한 P 농도에서 증착 온도가 증가하수록 감소하였으며 이는 P 원자의 격자 내 활성화에 기인한 것으로 생각된다.

(A) study on the thin film deposition and inherent properties of TiCl4-based TiN, TiSix, and TiSixN using the (CH3)3CCl inhibitor

전진호 Graduate School, Yonsei University 2024 국내박사

Owing to the increase in demand for the shrinkage of semiconductor design rules and the advent of the three-dimensional structure of semiconductor devices, atomic layer deposition (ALD) has emerged as an attractive alternative to conventional chemical vapor deposition techniques. Although the development of precursors and characterization of ALD films have been widely studied, few studies have been conducted on the modification of ALD parameters and optimization of the ALD process. In this study, an advanced ALD titanium nitride (TiN) system was designed using a pumping and purging simulation. Based on the computational fluid dynamics (CFD) simulation results, adopted a carrier pulse purge method, where TiCl4 fed, purge N2, pulse purge N2, purge N2, NH3 fed, purge N2, pulse purge N2, and purge N2 were alternatively injected into the chamber in the ALD cycle. Compared to the conventional purge method, the carrier pulse purge method can reduce the ALD cycle time by 18.27 % and yields a high-quality (high step coverage, 98 %) TiN film with lower electrical resistivity and chlorine impurity. This carrier pulse purge method can ultimately lead to improved throughput and productivity in the semiconductor industry by reducing the ALD cycle time. Initial calculations and density functional theor (DFT) simulations were performed to investigate the possible mechanisms. The proposed approach exhibited promising results for depositing high-quality TiN thin films using the (CH3)3CCl (tert-Butyl Chloride or t-BCl) in the ALD process. The step coverage of the ALD TiN thin film was improved by the (CH3)3CCl, and Si atoms were added during TiN deposition to form a TiSixN thin film. By ALD, 4 to 8 cycles of the (CH3)3CCl/TiCl4/NH3 gas formed the TiN layer, and then one to two cycles of the SiH4/NH3 gas added Si atoms and formed the TiSixN layer. The ALD process was repeated to form a TiSixN 150 Å ((TiN) 80 Å+(SixN) 70 Å, by-layer) thin film while adjusting the amount of (CH3)3CCl and SiH4. The step coverage improved to 99.9 % compared to the conventional ALD TiN when using the (CH3)3CCl. Additionally, the effect of (CH3)3CCl was more effective at low temperatures (460 °C compared to 530 °C), and the effect of (CH3)3CCl flow rate was saturated above 300 sccm. As the amount of (CH3)3CCl increases, the growth per cycle (GPC) decreases from 0.29 Å/cycle to 0.15 Å/cycle. The addition of Si to the TiN film helps in leakage gain by increasing the difference in the work function (Φm) between the electrode and the capacitor material but may have a side effect of pillar bending due to a decrease in crystallinity and hardness. Verified that the x-ray diffraction (XRD) (200)/ (111) pattern decreased as Si increased. As a result, the optimal conditions for electrode TiSixN were confirmed as follows: 300 sccm (CH3)3CCl TiN, SiH4 10 sccm SixN combination. Furthermore, a method for forming high-quality TiSix layers by cyclic pulse chemical vapor deposition (CP CVD) using double frequency modulation was developed. The CP CVD (450 kHz + 13.56 MHz) dual method produced a high step coverage and low-chlorine impurity Ti film in this study. This developed method is superior to the conventional single LF method. The CP CVD Ti deposition created a uniform and stable TiSix layer with an ohmic contact. DRAM 커패시터 전극 기술은 점차 한계에 다다르고 있으며 반도체 디바이스 설계 디자인 룰의 미세화에 대한 요청과 반도체 소자의 3 차원 구조 출현으로인해, 원자층 증착(ALD)방식은 기존 화학 기상 증착(CVD) 기술의 매력적인 대안으로 부상했습니다. 새로운 전구체의 개발과 ALD thin film 의 특성화에 대하여 널리 연구되었지만, ALD 공정 파라미터의 수정과 메탈 ALD 공정용 챕버 최적화에 대한 연구는 많은 연구가 수행되지 않았습니다. 본 연구에서는 ALD 공정의 펌핑 및 퍼징 시뮬레이션을 진행하여고 퀄리티 ALD 티타늄 나이트라이드(TiN, TiSixN)증착용 시스템 챔버을 설계했습니다. CFD 시뮬레이션 결과를 바탕으로 만드어진 캐리어 펄스 퍼지 방법을 채택했으며, 이과정은 TiCl4 피딩, 퍼지 N2, 펄스 퍼지 N2, 퍼지 N2, NH3 피딩, 퍼지 N2, 펄스 퍼지 N2 및 마지막 퍼지 N2 가 ALD 사이클 방식으로 챔버에 교대로 주입되는 방법을 사용하였습니다. 기존의 퍼지 방법에 비해 캐리어 펄스 퍼지 방법은 ALD 사이클 시간을 18.27% 단축할 수 있었으며, 박막의 저항과 염소 불순물이 낮은 고품질, High stepcoverage (98%)의 TiN 필름을 증착할수 있었습니다. 이러한 캐리어 펄스 퍼지 방법은 궁극적으로 ALD 사이클 시간을 줄임으로써 반도체 웨이퍼 처리량과 시스템 생산성 향상으로 이어질 수 있습니다. 스텝 커버리지 개선을하기위한 IA ALD (Inhibitor Assisted ALD)증착 메커니즘을 조사하기 위해서 초기 계산(DOE 실험) 및 DFT 시뮬레이션이 수행되었으며, 본 논문에서 제안된 접근법은 ALD 공정에서 tert-Butyl Chloride (t-BCl, (CH3)3CCl))를 사용하여 고품질 capacitor 일렉트로드 TiN 박막을 증착하는 데 유의미한 결과를 확보하였습니다 (GPC 가 0.352 Å 에서 0.146 Å 으로 감소). 인히비터(CH3)3CCl)에 의해 ALD TiN 박막의 스텝 커버리지가 향상되었고, TiN 증착 동안 Si 원자를 추가로 첨가하여 TiSixN 박막을 증착 하였습니다. ALD TiSixN 박막은(CH3)3CCl/TiCl4/NH3 가스를 4~8 사이클이 TiN 층을 형성한 후, SiH4/NH3 가스는 1~2 사이클이 Si 원자가 첨가하여 TiSixN 층을 형성되게 하였습니다(XPS 와 SIMS 를 이용한 원소분석 결과 흡착된 (CH3)3CCl 분자는 증착막에 남아있지 않고 제거된 것으로 나타났다). 이러한 ALD 과정을 반복하여 (CH3)3CCl 및 SiH4 의 양을 조절하면서 TiSixN 150Å((TiN) 80Å+(SixN) 70Å) 박막을 형성했습니다. 스텝 커버리지는 (CH3)3CCl 을 사용할 때 기존의 ALD TiN 에 비해 99.9%으로 향상되었습니다. 또한, (CH3)3CCl 의 효과는 저온(530℃ 대비 460℃)에서 더 효과적이었고, (CH3)3CCl 유량의 효과는 300 sccm 이상에서 포화되었습니다. (CH3)3CCl 의 피딩 량이 증가함에 따라, 사이클당 성장(GPC)은 0.29 Å/cycle 에서 0.15 Å/cycle 로 감소하여 인히비터의 효과 (화학적 반응이 아닌 물리적 흡착에 의한 인히비터 역할)를 확인 할수 있었습니다. TiN 막에 Si 을 첨가하면 일레트로드 전극과 커패시터 재료의 일함수(Φm) 차이를 증가시켜 누설전류 감소 개선에 도움이 되지만, 12wt. % 이상이 되면 과도한 결정성 및 경도의 감소로 인해 커패시터 일렉트로드의 필라 구조의 휘는 리닝 부작용이 발생할 수 있습니다. Si 이 증가함에 따라 XRD(111)/(200) 피크 비율이 감소하는 것을 확인했습니다. 그 결과 전극 TiSixN 의 최적 조건은 다음과 같이 확인되었습니다. 최적화 조건은 300 sccm ((CH3)3CCl TiN, SiH4 10 sccm) SixN 조합으로 형성된 TiSixN 막 조성은 Ti: 40 ~ 47 at. %, N: 40 ~ 45 at. %, Si: 8.9 ~ 10 at. %으로 확인되었습니다. 또한, 설계된 챔버의 확장성을 확인 하기위하여 이중 주파수 변조를 이용한 순환 펄스 화학 기상 증착법(CP CVD)에 의해 고품질의 TiSix 층을 형성하는 방법을 개발하였습니다. 본 연구에서는 CP CVD (450 kHz + 13.56 MHz) 듀얼 주파수 방법을 통해 높은 스텝 커버리지와 저염소불순물 Ti 막을 생성하여 TiSix 형성에 기여하였습니다. 이렇게 개발된 방법은 기존의 단일 LF (혹은 HF) 주파수 방법보다 컨택내부의 실리사이드 형성에 유리합니다. CP CVD Ti 증착법은 오믹 접촉을 갖는 균일하고 안정적인 TiSix 층을 생성됨을 EELS 를 통하여 확인하였습니다.

Application technology of Si1-xGex for ULSI CMOS device : growth and oxidation

민병기 Graduate School, Yonsei University 2008 국내박사

We studied the characteristics of growth, surface treatment and oxidation for Si1-XGeX to apply ULSI CMOS device. Si1-XGeX is the most focused material for generation of strain in channel. In order to form and control the strain in channel with using Si1-XGeX, new technology is needed to control the strain in Si1-XGeX. Therefore, we studied several properties of Si1-XGeX corresponding to growth and oxidation.In section about growth of Si1-XGeX, first, we investigated a new pre-cleaning technique with using plasma. We observed etch rate of Si and SiO2 by various mixture gas containing SF6 and Cl2 and contamination with using secondary ion molecular scattering (SIMS) at plasma pre-cleaned interface between grown epitaxial layer and Si substrate. Also, we observed interface defects generated by plasma damage with using transmission electron microscopy. Through above work, we propose new surface cleaning method with using plasma. Second, we investigate growth rate of Si1-XGeX with various growth condition and explain the origins of the role of Ge for growth rate in two different growth modes. Especially, we reveal the growth kinetics at high Ge concentration and high temperature. Through above work, we suggest key parameters to grow layer by layer grown defect free Si1-XGeX in process condition.In the other section about oxidation, first, we investigate the condensation process to control the strain in Si1-XGeX. We observe oxidation properties of Si1-XGeX in dry ambient and inspect each strain in the Ge pile-up layer and in the remaining initial Si1-XGeX, respectively. We also suggest a mechanism for strain relaxation in the Ge pile-up layer and the remaining initial Si1-XGeX layer during dry oxidation of the Si1-XGeX. From our experiments, we show a possibility to apply the condensation process without the SGOI (Si1-XGeX on insulator) structure. Second, we investigated the strain in Si1-XGeX (x=0,15) grown on oxidized and etched Si1-XGeX films grown on conventional bulk Si substrates. We observed the strain behaviors and interface structures in newly grown Si1-XGeX and oxidized and etched Si1-XGeX using raman spectroscopy and transmission electron microscopy. The strain in Si1-XGeX was successfully controlled by oxidation temperature, time and initial Ge fraction and newly grown Si1-XGeX showed a low defect density. We suggest that our process is a new and novel method of forming a relaxed Si1-XGeX and of growing an epi-Si1-XGeX with a low defect density. 최근 Si1-XGeX는 스트레인 Si 채널을 형성시키기 위한 물질로 주목 받고 있다. 이런 Si1-XGeX를 고집적 소자에 성공적으로 적용시키기 위해서는 적은 밀도의 결함을 함유한 스트레인이 완화된 Si1-XGeX을 성장시키는 것이 중요한 공정 요소이다. Si1-XGeX 을 Si 기판 위에 성장시킬 경우 Si1-XGeX 과 Si의 격차크기 차이로 인해 스트레인이 발생하게 되며 발생된 스트레인은 Si1-XGeX 내에 결함을 형성함으로써 완화될 수 있다. 따라서 스트레인이 완화된 Si1-XGeX을 형성시키기 위해서는 여러 층의 서로 다른 조성을 갖는 두꺼운 단결정 Si1-XGeX 박막의 성장을 통한 결함 밀도의 감소 노력이 필요하다. 하지만 이와 같은 공정은 단위 웨이퍼에 스트레인이 완화된 Si1-XGeX을 성장시키는데 긴 시간과 많은 량은 가스 소모를 필요로 하며, 이 점이 고집적 소자 공정 직접 적용에 장애물이 되어왔다. 최근 Si1-XGeX의 산화시 Si만의 선택적인 산화가 발생하는 특성을 이용하여 적은 밀도의 결함을 갖는 고농도의 Si1-XGeX을 형성시킬 수 있는 새로운 기술이 보고 되었다. 하지만 이 공정은 silicon on insulator (SOI) 웨이퍼에서만 적용 가능하다는 단점이 있다. 따라서 일반적인 고집적 소자 형성 공정에 적용 가능한 새로운 기술 연구가 필요하다.본 연구에서는 Si 기판 위에 직접 성장되어 스트레인이 존재하는Si1-XGeX 을 산화를 이용하여 적은 밀도의 결함을 함유한 스트레인이 완화된 Si1-XGeX 을 형성시키기 위한 연구를 진행하였다. 산화를 이용한 Si1-XGeX 의 스트레인 완화 연구를 위해서, 우선 ultra high vacuum chemical vapor deposition (UHVCVD) 장비를 이용하여 Si 기판 위에 적은 밀도의 결함을 함유한 스트레인 Si1-XGeX 을 형성시키기 위한 연구를 진행하였다. Si1-XGeX을 Si 기판 위에 직접 성장시키기 위해서는 Si1-XGeX의 성장 전에 Si 기판의 표면처리가 중요하며, 이를 위해서 플라즈마를 이용한 새로운 표면처리 공정을 연구하였다. 이후 Si 기판 위에 UHVCVD 장비를 이용하여 성장된 Si1-XGeX의 성장 조건에 따른 성장 속도, 조성 및 스트레인을 분석하여, Si1-XGeX의 성장 특성을 연구하였다. 이렇게 형성된 적은 밀도의 결함을 함유한 Si1-XGeX을 다양한 온도와 시간에서 산화를 진행시켜가며, 산화 조건에 따른 스트레인의 변화 거동에 대한 연구를 진행하였다. 이와 같은 연구를 통해 적은 밀도의 결함을 함유한 스트레인이 완화된 Si1-XGeX을 형성시키기 위한 조건을 확인하였으며, 산화된 Si1-XGeX 위에 새로운 Si1-XGeX을 성장시키고 이것의 스트레인을 관찰하여 산화를 이용한 Si1-XGeX의 스트레인을 조절할 수 있는 공정에 대한 가능성을 확인하였다.

(A) study on the formation of the Ni fully silicide metal gate

노경욱 Graduate School, Yonsei University 2011 국내석사

Phase change behaviors of laser-indued Ge-Sb-Te based materials

도기훈 Graduate School, Yonsei University 2010 국내박사

High performance high-k Al2O3 and HfO2 gate stack technology for GaAs MISFET

서동찬 Graduate School, Yonsei University 2010 국내박사

(A) study on the oxidation of Si1-xGex nanowires

김상연 Graduate School, Yonsei University 2010 국내박사