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QVGA급 LCD Driver IC의 그래픽 메모리 설계
김학윤(Hak-Yun Kim),차상록(Sang-Rok Cha),이보선(Bo-Sun Lee),정용철(Yong-Cheol Jeong),최호용(Ho-Yong Choi) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.12
본 논문에서는 QVGA급 LCD Driver IC (LDI)의 그래픽 메모리를 설계한다. 저면적을 위해 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용한 저면적의 충돌방지 회로를 사용하여 그래픽 메모리의 line-read/self-refresh 동작과 기존의 write/read 동작 상호간의 충돌을 효과적으로 제어하는 방식을 제안한다. QVGA급 LDI의 그래픽 메모리는 0.18㎛ CMOS공정을 이용하여 트랜지스터 레벨로 설계하고 회로 시뮬레이션을 통해 그래픽 메모리의 write, read, line-read, self-refresh 등의 기본 동작을 확인하고, 제안된 충돌방지 블록에 대한 동작을 확인하였다. 개선된 cell array를 통해 bit/bitb line 전압차 ΔV는 약 15% 증가하고, bit/bitb line의 charge sharing time T<SUB>CHGSH</SUB>는 약 30% 감소하여 센싱 특성이 향상되었으며, line-read 동작 시 발생하는 전류는 약 40% 크게 감소되었다. This paper presents the design of a graphic memory for QVGA-scale LCD Driver IC (LDI). The graphic memory is designed based on the pseudo-SRAM for the purpose of small area, and the memory cell structure is designed using a bit line partitioning method to improve sensing characteristics and drivabilties in the line-read operation. Also, a collision protection circuit using C-gate is designed to control collisions between read/write operations and self-refresh/line-read operations effectively. The graphic memory circuit has been designed in transistor level using 0.18㎛ CMOS technology library and the operations of the graphic memory have been verified using Hspice. The results show that the bit-bitb line voltage difference ΔV increases by 40%, the charge sharing time between bit and bitb voltages T<SUB>CHGSH</SUB> decreases by 30%, and the current during line-read decreases by 40%.
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우철종(Cheol-Jong Woo),차상록(Sang-Rok Cha),김학윤(Hak-Yun Kim),최호용(Ho-Yong Choi) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.9
본 논문에서는 EPCglobal Class-1 Generation-2 UHF RFID 1.1.0 프로토콜에 따른 수동형 UHF대역 RFID 태그 IC의 제어부를 설계한다. 제어부는 PIE 부, CRC5/CRC16, Slot Counter, Random Number Generator, Main Control 부, Encoder, Memory Interface로 나누어 Verilog HDL을 이용하여 설계하고 시뮬레이션을 하였다. 제어부 전체 동작에 대한 시뮬레이션 결과 7개 상태에서 11개의 명령어들이 올바르게 동작함을 확인하였다. 또한, 제어부의 설계를 Synopsys Design Compiler와 Apollo를 이용하여 Magnachip 0.25㎛ 공정 라이브러리를 통해 레이아웃을 하였고 총 36,230개의 게이트가 사용되었다. This paper presents a design of the control block of a passive UHF RFID tag IC according to EPCglobal Class-1 Generation-2 UHF RFID 1.1.0 Protocol. The control block includes a PIE block, CRC5/CRC16, a Slot Counter, a Random Number Generator, a Main Control Block, a Encoder and a Memory Interface. The control block has been designed using the Verilog HDL and has been simulated. Functional simulation results for the overall control block operation show that 11 instructions with 7 states are operated correctly. Also, the control block has been implemented with 36,230 gates by Synopsys Design Compiler and Apollo using Magnachip 0.25㎛ technology.
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2차원 여분 메모리를 이용한 내장메모리의 자가치유회로 설계
최호용(Ho-Yong Choi),서정일(Jung-Il Seo),차상록(Sang-Rok Cha) 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.12
본 논문에서는 내장메모리의 고장을 효율적으로 치유하기 위해 2차원의 여분 메모리를 이용한 내장메모리의 자가치유회로를 제안한다. 내장메모리에 같은 행(열)에 다수의 고장이 발생할 경우에 기존의 1차원의 여분 열(행) 메모리를 이용할 경우에는 고장 수만큼의 여분 메모리 열(행)이 필요하나, 2차원의 메모리를 사용하는 본 방법에서는 하나의 여분 메모리 행(열)으로 치유가 가능하다. 또한, 가상분할 메모리방식을 이용함으로써 여분 메모리 열 전체가 아니라 부분 열을 이용하여 치유가 가능하다. 본 구조를 이용하여, 64×1 bit의 코어메모리와 2×8의 2차원 여분 메모리로 구성된 자가치유회로를 설계한다. 그리고, 고장검출을 위해서 13N March 알고리즘을 가진 자가테스트회로를 내장한다. 매그너칩 0.25㎛ CMOS공정을 이용하여 Full-Custom으로 설계한 결과, 10,658개의 Tr.수에 코어면적은 1.1×0.7㎟이 소요되었다. This paper proposes a built-in-self-repair (BISR) structure using 2-dimensional spare memory to effectively self-repair faults of an embedded memory. In case of multiple faults in the same row (column) of an embedded memory, the previous method using 1-D spare column (row) memory needs the same number of spare memory columns (rows) as the number of faults to self-repair them. while the new method using 2-D spare memory neeeds only one spare row (column) to self-repair them. Also, the virtual divided memory is adopted to be able to self-repair using not a full spare column memory but the only partial spare column memory corresponding to the faults. A self-repair circuit with 64×1-bit core memory and 2×8 2-D spare memory is designed. And the circuit includes a built-in-self-test block using the 13N March algorithm. The circuit has been implemented using the 0.25㎛ MagnaChip CMOS process and has 1.1 × 0.7 ㎟ chip area with 10,658 transistors.
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