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Solid-state Drive 내장형 SIMT 기반 MapReduce 가속기 구조 설계
정 원 섭,노원우 대한전자공학회 2019 전자공학회논문지 Vol.56 No.10
MapReduce programming model is widely used to analyze large scale data in parallel. MapReduce programming acceleration technique using GPGPU has been studied to achieve high computing performance. However, the performance improvement of the MapReduce acceleration with GPGPU can be limited to the data transfer bandwidth between storage and host system. In this paper, we propose MapReduce accelerator architecture, which performs given map and reduce within solid state drive. Our accelerator architecture exploits a computing unit which is the extension of single instruction multi thread (SIMT) architecture. The unit includes additional execution pipeline for reduction-based MapReduce execution and a new instruction for the pipeline. Multiple SIMT units process data near the flash channels in parallel and each unit pipelines the execution of reduction-based MapReduce in two stages to hide flash memory access latency; Raw data buffering & Map and Reduce. The performance improvement is evaluated by GPGPU-Sim and our accelerator achieves 1.41 times higher processing throughput than a discrete GPU. MapReduce 프로그래밍 모델은 대규모의 데이터를 병렬 처리하기 위해 널리 사용되고 있으며, GPGPU를 사용해 MapReduce 프로그래밍 모델의 실행을 가속하기 위한 연구가 진행되었다. 하지만, GPGPU를 사용한 가속 방식은 저장 장치와 호스트 시스템간 인터페이스의 데이터 전송 대역폭에 의해 성능이 제한 받는 문제점을 가지고 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 SSD에 내장 가능한 MapReduce 가속기 구조를 제안하며, 제안하는 가속기를 사용해 얻을 수 있는 성능 향상을 평가한다. 제안하는 가속기의 연산 장치는 GPGPU의 single instruction multi thread (SIMT) 구조를 확장하여, reduction 기반 MapReduce 애플리케이션을 가속하기 위한 실행 파이프라인 및 이를 사용하기 위한 명령어를 가진다. 다수의 SIMT 연산기는 플래시 채널에 근접해 병렬적으로 데이터를 처리하며, 플래시 메모리 접근 지연시간을 감추기 위해 reduction 기반 MapReduce 애플리케이션의 실행을 로우 데이터 버퍼링 및 map/reduce 두 단계로 파이프라인을 구성해 처리한다. 시뮬레이션을 통한 가속기의 성능 이득 평가 결과, 가속기를 사용해 파이프라인 된 reduction 기반 MapReduce 애플리케이션을 실행할 경우 외장 GPU 사용 대비 평균 1.41배의 성능 향상을 얻었다.
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