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딜레이 보상 기법을 적용한 바이너리-트리 구조의 CMOS 16:1 멀티플렉서
손관수(Kwansu Shon),김길수(Gil-Su Kim),김규영(Kyu-Young Kim),김수원(Soo-Won Kim) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.2
본 논문에서는 CMOS 0.18-μm 공정을 이용한 16:1 바이너리-트리 멀티플렉서 (MUX)를 기술한다. 본 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 둔감하게 동작할 수 있도록 여러 딜레이 보상 기법들을 적용하였다. 제안하는 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 셋업 마진과 홀드 마진이 최적 값인 0.5UI를 약 0.05UI의 표준편차 내에서 유지할 수 있음을 모의실험을 통하여 확인하였다. 이러한 결과는 CMOS 로직 회로의 특성이 민감하게 변화함에도 불구하고 제안된 딜레이 보상 기법이 효과적으로 적용되었으며, 따라서 회로의 신뢰성이 매우 향상되었음을 나타낸다. 본 MUX는 0.18-μm CMOS 공정을 이용하여 제작되었으며, 테스트 보드로 검증되었다. 전원 전압이 1.8-V인 환경에서, MUX의 최대 data-rate과 면적은 각각 1.65-Gb/s와 0.858 ㎟이고, 24.12 mW의 전력을 소모하며, 출력 eye opening은 1.65-Gb/s의 동작 환경에서 272.53 mV, 266.55 ps으로 측정되었다. This paper describes a CMOS 16:1 binary-tree multiplexer (MUX) using 0.18-μm technology. To provide immunity for wide frequency range and process-and-temperature variations, the MUX adopts several delay compensation techniques. Simulation results show that the proposed MUX maintains the setup margins and hold margins close to the optimal value, i.e., 0.5UI, in wide frequency-range and in wide process-and-temperature variations, with standard deviation of 0.05UI approximately. These results represent that these proposed delay compensations are effective and the reliability is much improved although CMOS logic circuits are sensitive to those variations. The MUX is fabricated using 0.18-μm CMOS process, and tested with a test board. At power supply voltage of 1.8-V, maximum data-rate and area of the MUX is 1.65-Gb/s and 0.858 ㎟, respectively. The MUX dissipates a power of 24.12 mW, and output eye opening is 272.53 mV, 266.55 ps at 1.65-Gb/s operation.
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클록 손실 측정 기법을 이용한 DDI용 연속 시간 이퀄라이저
김규영(Kyu-Young Kim),김길수(Gil-Su Kim),손관수(Kwansu Shon),김수원(Soo-Won Kim) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.2
본 논문에서는 클록 손실 측정 기법을 이용한 디지털 디스플레이 인터페이스(Digital Display Interface: DDI)용 이퀄라이저를 제안한다. 제안하는 클록 손실 측정 기법은 최저 전압 유지 회로를 사용하여서 채널의 손실 정보를 추출한다. 추출된 손실정보는 이퀄라이저 필터에 인가되며, 시스템의 안정도를 증가시키기 위해 제안된 이퀄라이저는 피드포워드 구조 (Feedforward Loop)로 구현된다. 제안된 이퀄라이저는 0.18um CMOS 공정으로 제작되었으며, 실험 결과 채널 손실이 -33dB인 경우에 1.65Gbps의 신호들이 최소 0.7UI의 Eye Width를 가지게 된다. 또한 최대 10mW 이하의 전력을 소모하며, 0.127㎟ 의 유효면적을 차지한다. This paper presents a continuous-time equalizer adopting a clock loss tracking technique for digital display interface. This technique uses bottom hold circuit to detect the incoming clock loss. The generated loss signal is directly fed to equalizer filters, building adaptive feed-forward loops which contribute the stability of the system. The design was done in 0.18μm CMOS technology. Experimental results summarize that eye-width of minimum 0.7UI is achieved until -33dB channel loss at 1.65Gbps. The average power consumption of the equalizer is a maximum 10mW, a very low value in comparison to those of previous researches, and the effective area is 0.127㎟.
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