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비터비 알고리즘의 효율적인 연산을 위한 DSP 구조 설계
박원흠,선우명훈,오성근,Park Weon heum,Sunwoo Myung hoon,Oh Seong keun 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.3a
본 논문은 다양한 무선 통신 표준에서 사용되는 비터비 알고리즘을 위한 전용의 DSP 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 비터비 알고리즘의 Trace Back(TB) 연산 사이클을 효과적으로 줄일 수 있다. 제안된 비터비 전용 명령어와 하드웨어 구조는 비터비 연산의 Add Compare Select(ACS) 연산 과정과 TB 연산 과정의 병렬 처리가 가능하며, 병렬 연산을 지원하기 위해 트랠리스 버터플라이 연산 과정에서 필요한 데이터를 자동으로 생성하는 Offset Calculation Unit(OCU)을 제안한다. 제안된 OCU는 삼성 SEC 0.18μm라이브러리로 로직 합성하여 1,460 게이트 개수를 가지며, 최대 지연 시간은 5.75ns를 나타내었다. 사용된 ACS-TB 병렬 처리 방식은 Eb/No 값이 6dB인 경우 MLSE 등화기 사용 사용되는 일반적인 TB 연산 방식과 비교하여 거의 동일한 BER 성능을 보여 주었으며, 제안한 DSP는 구속장 K=5 일 때 Carmel DSP와 비교하여 11%, TI TMS320c55x와 비교하여 45%의 연산 사이클이 줄일 수 있다. This paper presents specialized DSP instructions and their architecture for the Viterbi algorithm used in various wireless communication standards. The proposed architecture can significantly reduce the Trace Back (TB) latency. The proposed instructions perform the Add Compare Select (ACS) and TB operations in parallel and the architecture has special hardware, called the Offset Calculation Unit (OCU), which automatically calculates data addresses for the trellis butterfly computations. Logic synthesis has been Performed using the Samsung SEC 0.18 μm standard cell library. OCU consists of 1,460 gates and the maximum delay of OCU is about 5.75 ns. The BER performance of the ACS-TB parallel method increases about 0.00022dB at 6dB Eb/No compared with the typical TB method, which is negligible. When the constraint length K is 5, the proposed DSP architecture can reduce the decoding cycles about 17% compared with the Carmel DSP and about 45% compared with 7MS320c15x.
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