저압 화학 증착법으로 제조된 Hemispherical Poly Si 박막의 미세구조 및 전기적 성질

라사균(Sa Kyun Rha),김동원(Dong Won Kim) 한국진공학회(ASCT) 1993 Applied Science and Convergence Technology Vol.2 No.1

저압화학증착법에 의해 제조된 hemispherical 및 rugged Si 박막들은 64 Mbit DRAM 이상의 캐패시터에 사용하기 위해 개발되었다. 이 공정을 사용하므로써 종래에 사용되던 Si 전극의 평평한 표면이 hemispherical 혹은 rugged 박막 형태의 표면으로 변한다. 위와 같은 박막은 비정질 Si 표면에서 핵생성되며 Si 원자 확산에 의해 결정립들이 결정체로 성장한다. 화학증착의 변수, 열처리 및 in-situ doping process들은 hemispherical 및 rugged Si 박막의 미세구조에 영향을 준다. 동일 두께에서는 고온에서 이루어질 때 혹은 동일 온도일 경우에는 얇은 박막층일 때에 하부전극의 표면들이 rugged poly Si 형상을 나타내며 이렇게 됨으로써 유효면적은 2.1배로 증가한다. 이와 같은 캐패시터 유효면적 증가는 대체로 높은 신뢰성을 갖는 두꺼운 절연막을 사용하면서 stack 캐패시터 구조의 높이를 감소시킬 수 있다. 따라서 이러한 제조기술은 차세대 캐패시터에 적용될 수 있다. Hemispherical or rugged Si films made by low pressure chemical vapor deposition are developed for fabricating the capacitors in 64 Mbit DRAM and larger DRAMs. By using this process, the even surface of conventional Si electrode is changed into the uneven surface of hemispherical or rugged Si film. Hemispherical or rugged Si film is formed by the nuclei generation on the amorphous Si surface and outward crystalline growth of grains through Si atom diffusion. The variables of chemical vapor deposition, anneal process and in-situ doping process have effects on the microstructure of hemispherical and rugged poly Si film. The surface of storage electrodes was found to be morphologically modified into the rugged poly Si film at the higher deposition temperature with the same thickness or the thinner film thickness at the same temperature, which increases their effective surface areas by a factor of 2.1. Such an increase makes it possible to reduce the height of stacked capacitor structure through the use of relatively thick capacitor dielectric films which have higher reliability. This fabrication technology is applicable to the new generation capacitor.

실리콘 박막의 Integrity가 ONO(Oxide / Nitride / Oxide) 유전박막의 전기적 성질에 미치는 영향

김동원(Dong Won Kim),라사균(Sa Kyun Rha),이영종(Young Jong Lee) 한국진공학회(ASCT) 1994 Applied Science and Convergence Technology Vol.3 No.3

Si₂H_6-PH₃ 혼합기체를 사용하여 증착된 in-situ P-doped 비정질 실리콘과 SiH₄ 기체를 사용하여 증착한 후에 As^+ 이온주입에 의해 도핑시킨 다결정 실리콘 박막을 하부전극으로 하는 캐패시터를 형성하였다. 여기서 유전박막층은 자연산화막, 화학증착된 실리콘질화막 및 질화막의 산화에 의해 형성된 O-N-O 구조를 갖는 것이었다. 두 종류의 하부전극에 따른 캐패시터의 전기적 특성을 조사하였다. 전기적 특성으로는 정전용량, 누설전류, 절연파괴전압 및 TDDB 등이었다. 이 가운데 정전용량, 누설전류 및 절연파괴전압은 하부전극에 따라 큰 차이를 보이지 않았다. 그러나 음의 전장 하에서의 TDDB 특성은 in-situ P-doped 비정질 실리콘이 하부전극인 캐패시터가 As^+ 이옹주입 실리콘이 하부전극인 것에 비해 더 우수하였다. 이와 같은 TDDB 특성의 차이는 하부전극 실리콘의 integrity 차이로 인한 자연산화막의 결함 정도의 차이에 기인하는 것 같다. 이를 뒷받침하는 것으로 표면에 접하는 결정립계의 밀도와 표면 조도를 들 수 있으며, 이들의 차이를 주사전자현미경 표면사진과 투과전자현미경 단면사진으로 확인하였다. Shallow junction을 유지하는데도 in-situ P-doped 비정질 실리콘은 만족할 만한 결과를 보이며, 박막 자체의 면저항값도 낮출 수 있어 초고집적 회로의 캐패시터 전극으로서 이용될 수 있는 것으로 평가되었다. Capacitors with different lower electrodes were fabricated, and the lower electrodes were made of in-situ P-doped amorphous silicon film chemically deposited using a gas mixture of Si₂H_6-PH₃ and of poly-Si film deposited using SiH₄ decomposition and doped with As^+ ion implantation. Thin dielectric layer was a O-N-O structure which is composed of natural oxide, CVD silicon nitride and the oxide formed on the silicon nitride, sequentially. Several electrical characteristics of the capacitors were investigated. The electrical characteristics include capacitance, leakage current, dielectric breakdown field and TDDB. Among these, there was no difference in the capacitance, leakage current and dielectric breakdown between the two capacitors. However, TDDB under negative bias showed great difference. The TDDB of in-situ P-doped amorphous Si capacitor was superior to that of As^+ ion-implanted poly-Si capacitor. This seems to be caused by the integrity of silicon films used as lower electrodes on which oxide is grown naturally. The degree of imperfection in the natural oxide depends on the density of grain boundary reaching the surface and the surface roughness of silicon films. The integrity of oxide grown on the in-situ P-doped amorphous silicon seems to be better than that on the As^+ ion-implanted poly-Si. As for shallow junction, the application of the in-sl ω P-doped amorphous silicon to the lower electrode would not lead to a deep junction although phosphorus is used as a dopant. It is prospected that in-situ P-doped amorphous silicon film deposited using a Si₂H_6-PH₃ gas mixture will be used as a capacitor electrode in ULSI.

C - V 측정에 의한 Cu 확산방지막 특성 평가

이승윤(Seung-Yun Lee),라사균(Sa-Kyun Rha),이원준(Won-Jun Lee),김동원(Dong-Won Kim),박종욱(Chong-Ook Park) 한국진공학회(ASCT) 1996 Applied Science and Convergence Technology Vol.5 No.4

Cu 확산방지막으로서의 TiN의 특성을 면저항 측정, X선 회절 분석, SEM, AES, capacitance-voltage(C-V) 측정에 의하여 평가하고, Cu의 확산을 민감하게 알아내는 정도를 특성 평가 방법간에 비교하였다. 여러 가지 증착방법에 의하여 Cu/TiN/Ti/SiO₂/Si 구조의 다층 박막시편을 제작하였으며, 이 시편을 10% H₂/90% Ar 분위기, 열처리 온도 500~800℃ 범위에서 2시간 동안 열처리하였다. TiN의 Cu 확산방지 효과가 소멸된 경우 Cu 박막 표면에서 불규칙한 모양의 spot을 관찰할 수 있었으며 outdiffusion된 Si를 검출할 수 있었다. MOS capacitor의 C-V 특성은 열처리 온도에 따라 급격하게 변화하였다. C-V 측정에서 inversion capacitance는 열처리 온도 500~700℃ 범위에서 열처리 온도가 높아질수록 감소하다가 800℃에서 크게 증가하였으며, 이러한 특성의 변화는 TiN을 통해서 SiO₂와 Si 내로 확산된 Cu에 의하여 발생되는 것으로 생각된다. The properties of TiN as a barrier against Cu diffusion were studied by sheet resistance measurement, X-ray diffraction, scanning electron microscopy, Auger electron spectroscopy, and capacitance-voltage(C-V) measurement. The sensitivities of the various methods were compared. Specimens with Cu/TiN/Ti/SiO₂/Si structure were prepared by various deposition techniques and annealed at various temperatures ranging from 500℃ to 800℃ in 10%H₂/90%Ar ambient for 2 hours. As the effectiveness of the barrier property of TiN against Cu diffusion was vanished, the irregular-shaped spots were observed and outdiffused Si were detected on the surface of the Cu thin film. The C-V characteristics of the MOS capacitors varied drastically with annealing temperatures. In C-V measurement, the inversion capacitance decreased at annealing temperature range from 500℃ to 700℃ and increased remarkably at 800℃. These variations may be due to the Cu diffusion through TiN into SiO₂, and Si.

열처리에 따른 CVD Cu 박막의 미세구조 및 전기 비저항의 변화

이원준(Won-Jun Lee),민재식(Jae-Sik Min),라사균(Sa-Kyun Rha),이영종(Young-Jong Lee),김우식(Woo-Sik Kim),김동원(Dong-Won Kim),박종욱(Chong-Ook Park) 한국진공학회(ASCT) 1995 Applied Science and Convergence Technology Vol.4 No.2

열처리에 따른 Cu 박막의 미세구조 및 전기 비저항의 변화를 조사하였다. Cu(hfac)(TMVS)를 원료로 하는 저압화학증착법에 의해 증착온도를 160℃에서 330℃까지 변화시키면서 TiN 기판 위에 Cu 박막을 제조하였고 450℃에서 30분간 열처리하였다. 증착온도에 따라 표면이 평평한 Cu 박막을 형성하는 표면 반응제한지역과 표면이 거친 Cu 박막을 형성하는 물질전달제한지역이 관찰되었다. 열처리 후 Cu 박막은 전체적으로 표면이 평탄해졌고 결정립의 크기는 모든 증착온도에서 증가하였는데 그 편차 역시 증가하여 EM 저항성 측면에서는 큰 효과를 보이지 못할 것으로 판단된다. 비저항은 증착온도 200℃에서 급격히 증가하였고 열처리 후에는 모든 증착온도에서 비저항이 감소하였는데 표면반응제한지역에서는 결정립 성장에 의한 약간의 비저항 감소를 보였으나 물질전달제한지역에서는 응집에 의해 Cu 결정립간의 전기적 연결 상태가 향상되어 급격한 비저항 감소를 보였다. The effects of the thermal annealing on the microstructure and the electrical resistivity of the copper films were studied. Copper film was prepared on TiN substrate by the low pressure chemical vapor deposition (LPCVD) using Cu(hfac)(TMVS) as the precursor at the deposition temperature between 160 and 330℃, and then annealed at 450℃ for 30 min. There were two distinct temperature regions, one is the surface reaction limited region, producing smooth surfaced copper film, and the other is the mass transport limited region which produces rough surfaced film. After annealing, the surfaces of the copper films had tendency to become smooth, and the grain size enlarged in all deposition temperature regions. However, the deviation of the grain size was increased too much to improve the EM resistance. The electrical resistivity showed a rapid increase at the deposition temperature of 200℃. After annealing, the resistivity of the copper film deposited in the surface reaction limited region decreased slightly by the grain growth, but ones deposited in the mass transport limited region decreased drastically by coalescence of the grains, causing the improvements of the electrical connections among copper grains.

차세대 반도체 소자의 배선을 위한 구리박막의 reflow

김동원(Dong-Won Kim),김갑중(Kap-Jung Kim),권인호(In-Ho Kweon),이승윤(Seung-Yun Lee),라사균(Sa-Kyun Rha),박종욱(Chong-Ook Park) 한국진공학회(ASCT) 1997 Applied Science and Convergence Technology Vol.6 No.3

차세대 반도체 소자의 배선재료로 사용될 것으로 예상되는 구리의 reflow 특성을 조사하였다. 구리 박막을 hole 및 trench 패턴 위에 금속유기화학증착법으로 증착하고 350℃에서 550℃까지의 열처리 온도 범위 및 질소, 산소 분위기에서 열처리하였다. 질소 분위기에서 열처리 한 경우에는 구리가 패턴을 채우지 못하였고 열처리 온도 450℃ 이상의 산소 분위기에서 열처리 한 경우에는 reflow에 의하여 구리가 패턴을 채웠다. 이러한 현상은 구리의 산화시 발생되는 열에 의하여 부분적으로 액상화된 구리가 표면에너지 및 위치에너지를 감소시키기 위하여 패턴을 채우면서 발생하는 것으로 생각된다. 산소 분위기에서 열처리한 경우에는 응집물 표면에 300Å 이하의 구리 산화물이 형성되었으며 열처리 온도 550℃에서 구리의 응집에 의하여 비저항이 급격하게 증가하였다. The reflow characteristics of copper, which is expected to be used as interconnection materials in the next generation semiconductor devices, were investigated. Copper films were deposited on hole and trench patterns by metal organic chemical vapor deposition and annealed in nitrogen and oxygen ambient with the annealing temperatures ranging from 350℃ to 550℃. Copper films were not reflowed into the patterns upon the annealing in nitrogen ambient, but reflowed at the annealing temperature higher than 450℃ in oxygen ambient. It is considered that the reflow takes place as the heat generated by the oxidation of copper liquefies the copper film partly and the liquid copper fills the patterns for minimizing the surface energy and the potential energy. Upon the annealing in oxygen ambient, the copper oxide whose thickness was less than 300 Å formed at the surface of an agglomerate and the resistivity of copper film increased drastically at an annealing temperature of 550℃ due to the copper agglomeration.