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- 발행기관 : 경희대학교 일반대학원 전자전파과 (검색결과 1 건)
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델타 시그마 모듈레이터용 고속동작 CMOS comparator 연구
김민우 경희대학교 일반대학원 전자전파과 2014 국내석사
쉽게 주변에서 찾을 수 있는 mobile phone, navigation 등 멀티미디어 제품들은 오버샘플링 방식을 이용해 오디오 신호처리를 하고 있다. 기존의 오버샘플링(Oversampling) 방식은 해상도는 뛰어나지만, 고속으로 변환하기 힘들기 때문에 주로 저속 고해상도 응용분야에 쓰였다. 오버샘플링 방식을 이용한 ADC 이외에도 파이프라인 ADC 또한 고속 동작이 힘들다. 그러나 모든 밴드에서 528 MHz 의 대역폭을 가지는 multi-band frequency division multiplexing(MB-OFDM) 의 경우, 적어도 1.06 GSample/sec 보다 높은 변환률을 가지는 ADC가 필요하다. 따라서 ADC의 속도와 해상도는 비교기로부터 결정되기 때문에 고속 동작과 높은 해상도를 가지는 비교기가 요구된다, 더불어 최근에는 잡음 정형을 위한 델타-시그마 변조기가 연구되고 있다[1]-[4]. 델타-시그마 기법은 양자화 과정에서 발생하는 양자화 잡음을 입력으로 피드백시켜 이론적으로 양자화 잡음을 0에 가깝게 만든다. 결국 신호주파수 대역에서의 양자화 잡음을 줄이고, 대신 그 이외에 대역에서 잡음이 증폭됨으로써 ADC의 해상도를 높이는 방법이다. 오버샘플링 기술은 음성신호, 데이터 등 낮은 주파수 대역을 가지는 신호뿐만 아니라 영상 신호 처리 분야에 응용이 가능하도록 주파수 대역이 확장되고 있다. 즉. 델타-시그마 변조기는 데이터 변환기의 해상도를 증가시키는 것이 주 목적이며, 이를 위해 표본화 주파수를 높여 높은 해상도를 얻는다. 따라서 고속 동작이 가능하게 설계함으로써 신호 주파수 대역 안에 양자화잡음을 감소시킬 수 있다. 기존의 비교기의 경우, 1 GHz 이상의 샘플링 주파수에서 동작하기 힘들뿐 아니라 신호의 차이를 감지와 증폭이 동시에 일어나기 때문에 잡음 등의 문제가 생기기 쉽다. 또한 입력범위의 제한으로 많은 양자화 레벨 개수의 제한이 생긴다. 이러한 단점을 극복하기 위해 준 레일-투-레일 입력을 이용한 비교기와 고속동작이 가능한 비교기를 설계했다. 또한 저전력 비교기를 위해 기존 방식을 적용해 더 효율적으로 구성했다[5]-[7]. 본 논문 구성은 먼저 2장에서 델타-시그마 변조기에 관한 기본적인 이론에 대해서 설명했으며, 제 3장에서는 델타-시그마 변조기에서 사용하기 위한 세 가지 비교기를 설계 및 제안했다. 기존의 입력단을 분리하는 방식을 적용하여 준 레일-투-레일 입력을 이용한 비교기 구조는 3단으로 구성되어 있으며, 첫 번째 단에서 입력신호와 기준신호를 비교한다. 이 구조는 입력전압 크기에 따른 동작범위를 최대화시키며, 양자화기의 비트 수 또한 최대가 되는 장점을 가진다. 중간 단에서 크로스 커플드 된 인버터를 이용해 감지된 입력신호와 기준신호의 차이를 증폭시키고 마지막 단에서 안정적인 출력을 얻는다. 각 단을 독립적으로 구성함으로써 각 단의 입∙출력 과정에서 발생하는 문제를 최소화시킬 수 있다. 또 레일-투-레일 입력을 이용한 비교기 구조가 가지는 상호작용 문제와 래치의 안정성을 증가시키기 위해 준 레일-투-레일 입력을 제거한 고속 동작하는 비교기를 설계했다. 비록 입력신호의 범위가 제한되지만 신호 크기의 차이가 정궤한 루프를 통해 증폭되는 방식을 새롭게 제안했다. 마지막 단에 래치 또한 트랜지스터를 추가해 앞의 비교기에서 발생했던 리플을 최소화시켰다. 마지막으로 기존의 비교기 구조를 개선해 저전력 비교기를 제안했다. 4 장에서는 고속 동작이 가능한 비교기를 이용해 2차 대역통과 델타-시그마 구성해 시뮬레이션 값을 얻었다. 이를 매틀랩 툴을 이용해 수학적 분석을 한 후, 신호 대 양자화 잡음 값과 잡음 정형된 주파수 스펙트럼 그래프를 도출했다. 마지막 5 장에서는 설계한 2차 델타-시그마 변조기 회로의 시뮬레이션 결과 및 측정 결과를 정리하여 나타내 결론을 맺었다. This paper presents three types of comparators for delta-sigma modulator application using TowerJazz 0.18 um RF CMOS process. First, Due to the quasi rail-to-rail input stage, the 1st type of the developed comparator has a maximum input range, which results in a 1.6 GHz clock frequency in 500 MHz input signal with a 23 mW power consumption. The 2nd type of high speed comparator operates at 3 GHz clock frequency and consumes about 28 mA. The 3rd type of low voltage comparator achieves 2 GHz clock frequency and consumes about 5 mA. Finally, using the 2nd type of high speed compartor, -order delta-sigma modulator was designed and simulated. The simulated SQNR of the modulator is a 40 dB at 1 GHz clock signal and 250 MHz input signal.
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