(A) Reconfigurable pipelined deblocking filter for H.264/AVC

국문 초록 (Abstract)

H.264/AVC는 ITU-T의 비디오 코딩 전문가 그룹과 ISO/IEC의 동화상 전문가 그룹이 2003년에 공동으로 발표한 비디오 코덱 표준이다. H.264/AVC에서는 디블록킹 필터가 표준에 포함되었다. 디블록킹 필터를 코딩 루프에 포함시킴으로써, H.264/AVC는 동일한 비트 율에서 향상된 주관적 혹은 객관적 화질을 구현한다. 그러나 디블록킹 필터를 구현하는데 필요한 계산 복잡도는 상당한 수준으로 복호화기 에서 전체 계산 복잡도의 1/3 정도를 차지하는 것으로 알려져 있다. 그러므로 VLSI 혹은 DSP 혹은 소프트웨어 최적화와 같은 분야에서 H.264/AVC 표준을 정확히 만족하는 디블록킹 필터를 효율적으로 구현하고자 하는 노력이 끊임없이 있어왔다. 본 논문은 효율적인 하드웨어 H.264/AVC 디블록킹 필터를 제안한다. 제안하고자 하는 파이프라인 구조는 디블록킹 필터의 다양한 모드에 대한 데이터 패스를 제한된 개수의 처리 소자로 구성된 재구성 가능한 구조로 처리한다. 두 개의 필터를 동시에 사용하는 에지 처리 순서는 요구되는 온 칩 SRAM 의 크기를 감소시키는 효과가 있다. 새롭게 제안되는 수직 필터의 파이프라인 데이터 패스를 통해 수평 필터와 수직 필터 사이의 전치 버퍼를 제거할 수 있다. 제안된 디블록킹 필터는 Verilog HDL을 이용하여 설계하고 Xilinx Virtex-4 xcvlx60 FPGA에 구현되었다. 제안된 구조는 두 개의 필터 부를 동시에 실행하여 하나의 매크로블록을 처리하는데 132클럭이 소요된다. 최대 동작 주파수는 200Mhz이다. 따라서 본 논문에서 제안하는 디블록킹 필터 구조는 높은 처리량으로 인하여 4096x2048의 고해상도 영상을 초당 30 프레임으로 실시간 처리가 가능하다.

다국어 초록 (Multilingual Abstract)

H.264/AVC is the latest video coding standard jointly developed by the ITU-T Video Coding Experts Group and the ISO/IEC Moving Picture Experts Group in 2003. H.264/AVC included in-loop deblocking filter in the standard. By adopting deblocking filter in the coding loop, H.264/AVC enhances subjective or objective quality with the same bit-rate. However, the computational complexity of implementing the deblocking filter is considerable. It accounts for one-third of the total computational complexity of the decoder. Therefore, there have been seamless research and work to implement efficiently the deblocking filter which is compliant to H.264/AVC in the field of VLSI or DSP or software optimization. This paper describes efficient hardware architecture of the deblocking filter in H.264/AVC. The presented pipeline can reconfigure data-paths of various filtering modes in the deblocking filter with the limited number of processing element. The size of on-chip SRAM is reduced with our edge processing order parallelizing two filters. We propose a novel pipelined data-path for the vertical filter to remove the transpose buffer between the horizontal and vertical filters. We designed our architecture in Verilog HDL and implemented to the Xilinx Virtex-4 xcvlx60 FPGA. Maximum operating frequency of 200Mhz is achieved with a relatively low memory usage. We can achieve a speedup of the deblocking filter by using two filters parallel. It takes 132 clock cycles per MB in total. With the high throughput of our architecture, real-time processing of high resolution video 4096x2048 at 30fps can be achieved.

목차 (Table of Contents)

• Chapter 1 Introduction 1
• 1.1 Background 1
• 1.2 Scope of the thesis 2
• 1.3 Outline of the thesis 3
• Chapter 2 Related Works 4
• 2.1. An overview of the deblocking filter algorithm in H.264/AVC 4
• 2.2. Hardware architecture of the deblocking filter in the literature 8
• Chapter 3 Proposed Architecture 15
• 3.1 Block diagram of the proposed architecture 15
• 3.2 Proposed edge processing order 16
• 3.3 Efficient transpose operation 21
• 3.4 Processing element and reconfigurable data-path 27
• 3.5 Deeply pipelined reconfigurable data-path 30
• 3.6 Data-flows of our architecture 33
• Chapter 4 Implementation Result and Comparison 36
• 4.1 Implementation result of our architecture 36
• Chapter 5 Conclusion 39
• References 40
• 초록 42