(A) DTC-gain calibration technique for spur suppression in fractional-N charge-pump PLL

다국어 초록 (Multilingual Abstract)

This thesis presents a new digital calibration technique to find the optimal DTC-Gain for suppressing fractional spurs in a Fractional-N Phase-Locked Loop (PLL). While canceling Delta-Sigma Modulation (DSM) quantization noise with a Digital-to-Time Converter (DTC) is a known technique, optimizing the DTC's Gain value remains a significant challenge. To solve this problem, this thesis focuses on the analog ripple that occurs at the V_CTRL node (VCO control voltage) as a result of incomplete noise cancellation. The proposed architecture directly samples the voltage ripple at the V_CTRL node using a 12-bit high-resolution ADC and defines an error signal from the difference between this value and its average. This high-resolution error signal is used as the input to a Least-Mean Square (LMS) algorithm, which automatically updates the optimal DTC-Gain to minimize the V_CTRL ripple. The finally optimized Gain enables the DTC to precisely cancel the DSM quantization noise. Unlike conventional methods that detect only the 1-bit time error (sign) at the Phase-Frequency Detector (PFD) input, this technique significantly enhances calibration precision by directly detecting the high-resolution voltage error (magnitude and sign) at the V_CTRL node. The proposed PLL was simulated in a 40nm CMOS process with a 100MHz reference frequency. As a result, the fractional spur at a 50MHz offset was reduced from -59.5dBc without calibration to -84.7dBc with calibration, demonstrating an additional spur suppression of approximately 25.2dB.

국문 초록 (Abstract)

본 논문은 Fractional-N PLL에서 fractional spur를 억제하기 위한 최적의 DTC-Gain을 찾는 새로운 디지털 보정 기법을 제안한다. DTC를 사용하여 DSM 양자화 노이즈를 상쇄하는 것은 이미 알려진 기법이지만, DTC의 게인 값을 최적화하는 것은 여전히 중요한 과제로 남아있다. 이 문제를 해결하기 위해, 본 논문은 불완전한 노이즈 상쇄의 결과로 V_CTRL에서 발생하는 아날로그 리플에 주목한다. 제안하는 구조는 V_CTRL의 전압 리플을 12비트 고해상도 ADC를 사용하여 직접 샘플링하고, 이 값과 평균값의 차이를 오차 신호로 정의한다. 오차 신호는 LMS 알고리즘의 입력으로 사용되며, 이 알고리즘은 V_CTRL 리플을 최소화하도록 최적의 DTC-Gain을 자동으로 업데이트한다. 최종적으로 최적화된 DTC-Gain은 DTC가 DSM 양자화 노이즈를 정밀하게 상쇄할 수 있도록 한다. PFD 입력단에서 1비트의 시간 오차(부호)만을 감지하는 기존 방식과 달리, 이 기법은 V_CTRL에서 고해상도 전압 오차(크기와 부호)를 직접 감지함으로써 보정 정밀도를 크게 향상시킨다. 제안된 PLL은 100MHz 기준 주파수를 사용하는 40nm CMOS 공정에서 시뮬레이션되었다. 그 결과, 50MHz 오프셋에서의 fractional spur는 보정 미적용 시 -59.5dBc에서 보정 적용 시 -84.7dBc로 감소하였으며, 이는 약 25.2dB의 추가적인 스퍼 억제 성능을 보여준다.

목차 (Table of Contents)

• Chapter 1. Introduction 1
• 1-1. Research Background and Objective 1
• Chapter 2. Basic Theory 6
• 2-1. Theoretical Background of Fractional-N PLL 6
• 2-2. Theoretical Background of DSM MASH 1-1-1 13
• Chapter 3. Proposed Architecture 18
• 3-1. Proposed Top Architecture 18
• 3-2. Error Signal Sensor 19
• 3-3. Least-Mean Square Algorithm 21
• 3-4. DTC-Gain Calibration Technique 23
• A. Step 1. FIR Averaging 25
• B. Step 2. Error Sensing 26
• C. Step 3. Noise Cancellation 28
• D. Overall Operating Process 29
• Chapter 4. Building Blocks 31
• 4-1. Li-T VCO 31
• 4-2. Ring-based ILFD 34
• 4-3. Multi-Modulus Divider 37
• 4-4. Digital-to-Time Converter 39
• Chapter 5. Experimental Results 40
• 5-1. Simulation Results 40
• Chapter 6. Conclusion 46
• References 48
• Korean Abstract 52