Fabrication of Polycrystalline Silicon Dual-gate MOSFET-based One-Transistor Dynamic Random-Access Memory and Its Electrical Performance : 폴리실리콘 이중 게이트 모스펫 기반 단일 트랜지스터 디램의 제작 및 전기적 성능 분석

국문 초록 (Abstract)

오늘날, PC, 스마트폰, 태블릿을 비롯한 전자기기/스마트기기의 고성능화와 저전력화가 요구됨에 따라 기기 내에 사용되는 디램(DRAM) 칩의 성능이 상당히 중요해지고 있다. 디램 셀의 성능을 향상시키기 위해서는 디램 셀의 집적도를 높여야 되며 소자 축소화 설계 및 공정이 이루어져야 하지만, 셀의 크기가 계속적으로 줄어들면서 커패시터로 인해 집적화 설계 및 공정적인 측면에서 문제점이 발생되고 있다. 그리하여 이러한 한계를 극복하기 위해 단일 트랜지스터(1T)로만으로 디램 동작을 수행하는 1T 디램이 제안되었다. 하지만 1T 디램은 플로팅 바디 효과(floating body effect)를 이용하여 메모리 동작을 구현하므로 전하 보유시간(retention time)이 소자의 크기에 따라 변하게 되며, 크기가 작을수록 낮은 보유 시간을 가지는 큰 단점을 가진다. 또한 지속적인 집적도와 성능 향상을 위해서는 차세대 3차원 메모리 구조가 개발되어야 하며, 3차원 집적 공정에 적합한 물질과 소자 구조가 필요하다.
본 논문에서는 3차원 집적 공정에 적합한 폴리실리콘(poly-Si)을 이용하여 단일 트랜지스터 기반의 디램 셀을 개발하고, 셀의 성능과 어레이(array) 설계를 고려하여 폴리실리콘 기반 1T 디램 셀의 가능성을 확인하였다. 제안한 폴리실리콘 모스펫(MOSFET) 기반의 1T 디램 셀은 폴리실리콘 내 그레인 경계면(grain boundary)의 트랩핑 효과를 이용하여 전류 센싱 마진(current sensing margin)을 형성하였다. 새로운 1T 디램의 구조 및 구동원리 개발을 위해 소자 시뮬레이션 및 공정, 측정 기술을 이용하여 다방면으로 접근하였다.
먼저, 기본적인 단일 게이트를 가지는 폴리실리콘 모스펫 기반의 디램 셀을 전산모사 기술을 통해 1T 디램의 구조의 최적화 설계 및 동작 원리 분석을 수행하였다. 그 다음 시뮬레이션 설계를 통해 최적화된 1T 디램의 구조를 바탕으로 하여 반도체 공정 기술을 통해 소자를 제작하고, 구동 전류 및 메모리 특성을 측정하였다. 최종적으로 이중 게이트 모스펫 구조를 가지는 1T 디램을 제안하고, 제작하여 메모리 특성까지 평가하였다. 제안한 이중 게이트 모스펫 기반의 1T 디램 구조는 그레인 경계면을 이용한 가변저항을 형성하여 메모리 동작을 구현하였으며, 고온 100 ℃에서도 4.45 μA/μm의 센싱 마진과 100 ms 이상의 우수한 전하 보유 시간 특성을 달성하였다. 본 연구를 통해 도출된 우수한 실험 결과는 폴리실리콘 기반 메모리 기술의 잠재적인 가능성을 확인하였으며, 차세대 3차원 적층형 메모리 개발 및 상용화에 기여할 것으로 판단된다.

목차 (Table of Contents)

• Chapter I Introduction 1
• 1.1 Trends of Dynamic Random-Access Memory (DRAM) 1
• 1.1.1 Issues and Scaling Limit of DRAM 1
• 1.1.2 New Memory: Capacitorless One-Transistor (1T)-DRAM 5
• 1.2 Poly-Si-based Three-Dimensional (3D) Memory Technology 6
• 1.3 Outline of the Thesis 8
• 1.4 References 9
• Chapter II Background 11
• 2.1 Polycrystalline Silicon (Poly-Si)-based Transistor 11
• 2.1.1 Effect of Grain Boundary on Performance of Poly-Si Transistor 11
• 2.1.2 Floating Body Effect of Poly-Si Transistor 12
• 2.2 Overview of DRAMs 14
• 2.3 Concept and Operation Principle of 1T-DRAM 18
• 2.4 Reference 22
• Chapter III Design of Poly-Si Transistor-based 1T-DRAM 26
• 3.1 Device Structure and Simulation Methodology 26
• 3.1.1 1T-DRAM Cell Structure 26
• 3.1.2 Simulation Methodology of Poly-Si-based 1T-DRAMs 27
• 3.2 Current and Memory Performance of 1T-DRAM Cell 28
• 3.2.1 Effect of Grain Boundary on DC and Transient Characteristics 28
• 3.2.2 Variation of Device Performance depended on Grain Size 35
• 3.3 Poly-Si Junctionless Transistor (JLT)-based 1T-DRAM 40
• 3.3.1 Device Structure and Transfer Characteristics 40
• 3.3.2 Refresh Operation using Positive Feedback Effect 42
• 3.3.3 Improvement of Retention Time using Positive Feedback Effect 47
• 3.3.4 Design of Dual-gate 1T-DRAM for enhancing Disturbance Error 55
• 3.4 Vertical Nanowire Poly-Si Transistor-based 1T-DRAM 60
• 3.4.1 Device Structure and Transfer Curve 60
• 3.4.2 1T-DRAM using Hole Injection-based Program Mechanism 62
• 3.5 References 69
• Chapter IV Fabrication and Characteristics of Poly-Si 1T-DRAM 72
• 4.1 Structure of Single-Gate MOSFET-based 1T-DRAM Cell 72
• 4.2 Fabrication Processes for Single-gate 1T-DRAM Cell 74
• 4.3 Experimental Results 79
• 4.3.1 Electrical Characteristics of the Fabricated 1T-DRAMs 79
• 4.3.2 Transient Characteristics and Optimization of Bias Conditions 82
• 4.3.3 Effects of Geometric Parameters on Transient Characteristics 89
• 4.3.4 Retention Characteristics of the 1T-DRAM 94
• 4.4 Dual-gate 1T-DRAM using GB-induced Variable Resistance 97
• 4.4.1 Concept and Fabrication Processes of Dual-gate 1T-DRAM 97
• 4.4.2 Simulation Approach of Dual-gate 1T-DRAM 98
• 4.4.3 Measurement Results for 1T-DRAM characteristics 102
• 4.5 References 112
• Chapter V Conclusion 114
• Abstract in Korean 116