Facile electrical feedback methodology for chip-embedded multilayer package with reliable interconnects

다국어 초록 (Multilingual Abstract)

Recent advances in semiconductor packaging demand high integration density, low signal loss, and reliable interconnections to support high-performance computing and heterogeneous system integration. Chip-embedded multilayer packaging has emerged as a promising approach due to its short electrical paths and increased integration capabilities. However, interconnect failures such as open vias and incomplete solder joints frequently arise during sequential buildupprocesses, particularly in fine-pitch designs. Conventional reliability evaluation methods, such as Highly Accelerated Stress Test (HAST) and other environmental tests, require the entire fabrication process to be completed. This not only delays failure detection but also increases the cost and time of process development.In this study, a coupon-based multilayer test platform incorporating daisychaininterconnects was developed to enable real-time electrical feedback Xduring fabrication. Electrical continuity resistance was measured after each key step, including laser via drilling and flip-chip bonding, allowing early detection and mitigation of process-induced failures. Iterative optimization based on electrical feedback significantly reduced open-circuit occurrences, and crosssectionalvalidation confirmed a strong correlation between electrical and physical reliability.To support bonding under reduced pressure conditions, a commercial nonconductivepaste was modified to improve resin flow and delay curing onset. This facilitated reliable interconnections at lower bonding forces, which is advantageous for protecting fragile substrates and minimizing process-induced stresses.The proposed methodology offers a non-destructive, rapid, and costeffectiveapproach for evaluating multilayer interconnect reliability. It is applicable to advanced packaging platforms such as Antenna-in-Package (AiP), Package-on-Package (PoP), and high-density multi-chip module applications.

국문 초록 (Abstract)

본 연구는 칩 임베디드 다층 패키지에서 요구되는 미세피치 Cu/SnAg 필러 인터커넥트의 신뢰성을 확보하기 위해, 공정 단계별 전기적 연속성 평가가 가능한 다층 피드백 플랫폼을 구축하고, 저접합 압력 환경에서도 안정적인 본딩을 가능하게하는 비전도성 페이스트(NCP)의 재료 개질 방법을 제안한다. 다층 구조 형성 과정에서는 라미네이션, UV 레이저 비아 드릴링, 도금 및 패터닝, 플립칩 본딩과 같은여러 공정 단계에서 미세한 변동이 발생할 수 있으며, 이는 비아 미개통이나 불완전한 솔더 젖음과 같은 인터커넥트 결함으로 이어진다. 기존의 신뢰성 평가는 모든공정 완료 후 진행되기 때문에 초기 단계에서 발생한 결함이 뒤늦게 발견되는 한계가 존재한다. 이를 해결하기 위해 본 연구에서는 각 빌드업 층 형성 직후 데이지체인 구조의전기적 연속성을 측정할 수 있는 공정-통합형 평가 플랫폼을 구현하였다. 이를 통７４해 레이저 비아 드릴링 조건이 적절하지 않을 경우 비아 개통이 불완전하게 형성되며, 본딩 압력이 부족할 경우 솔더 젖음이 제한되어 전기적 단선이 발생한다는 점을 확인하였다. 레이저 출력, 스캔 조건, 본딩 압력과 열 프로파일을 반복적으로 조정함으로써 결함을 발생 단계에서 즉시 파악하고 최적화할 수 있었으며, 단면 분석과 성분 분석을 통해 각 조건에서 형성된 인터커넥트의 미세구조적 안정성을 검증하였다. 또한 얇은 유기기판 및 글라스 인터포저와 같은 기계적으로 취약한 구조에서는본딩 압력 제한이 불가피하여, 상용 NCP는 점도 상승과 조기 경화로 인해 낮은 압력에서 충분한 유동성을 확보하기 어렵다는 한계가 있다. 이를 개선하기 위해 아연수산화물 나노입자와 2-에틸헥실 글리시딜 에테르를 첨가하여 NCP의 점도–온도거동을 조절하였다. 점도 분석 결과, 두 첨가제 모두 겔화 온도를 지연시키고 저점도 구간을 확장하여 본딩 중 레진의 흐름 안정성을 크게 향상시켰다. 단면 분석에서도 이러한 유동성 개선 효과가 반영되어 낮은 본딩 압력에서도 균일한 솔더 젖음과 연속적인 금속 접합 계면이 형성되는 것이 확인되었다. 본 연구는 공정 단계에서 결함을 실시간으로 감지할 수 있는 전기적 피드백 플랫폼과, 저압 본딩 조건에서 안정적 인터커넥트 형성을 가능하게 하는 재료 개질전략을 통합적으로 제시한다. 이러한 접근법은 고집적, 초박형, 글라스 기반 패키징과 같은 차세대 반도체 패키지 기술에서 요구되는 미세피치 인터커넥트의 신뢰성확보를 위한 실질적인 해결책을 제공한다.

목차 (Table of Contents)

• Chapter 1. Introduction 1
• 1.1 Research purpose and research methodology 1
• Chapter 2. Research Background 7
• 2.1 Evolution of Semiconductor Packaging 7
• 2.2 Flip-chip Bonding Interconnection 11
• 2.3 Various Challenges in Semiconductor Packaging 16
• Chapter 3. Multi-Layer Reliability Evaluation Platform 19
• 3.1 Introduction 19
• 3.2 Experimental procedure 23
• 3.3 Results and discussion 34
• 3.4 Conclusion 43
• Chapter 4. Material Additive Modification 46
• 4.1 Introduction 46
• 4.2 Experimental procedure 51
• 4.3 Results and discussion 55
• 4.4 Conclusion 62
• Chapter 5. Summary 64
• References 67
• Abstract in Korean 73