다중코어프로세서를 위한 Wide I/O SDRAM 기술 연구

국문 초록 (Abstract)

모바일 응용 프로세서의 고성능화로 인해 모바일 환경에서 메모리 시스템의 성능뿐만 아니라 저전력 설계가 프로세서의 그것만큼이나 중요해졌다고 할 수 있다. TSV (Through Silicon Via) 기반의 3차원 적층 기술의 발달과 함께 대두된 Wide I/O SDRAM은 성능과 전력 소모 측면에서 이러한 현재의 DRAM의 한계를 극복하고자 제안된 새로운 DRAM 인터페이스이며 가장 큰 특징은 이름에서 알 수 있듯 기존 DRAM보다 훨씬 넓은 데이터 폭이다. TSV의 사용은 기존 package I/O 보다 훨씬 높은 데이터 폭을 가능하게 해줄 뿐만 아니라 낮은 capacitance를 통해 I/O의 전력 소모를 획기적으로 줄일 수 있게 해준다. 기존의 시스템 관점에서 DRAM의 활용에 대한 연구들은 이 새로운 구조의 DRAM의 잠재력을 제대로 활용할 수 없다는 문제가 있기 때문에 최근 3차원 적층 메모리 구조에 대한 연구들이 진행되고 있다. 이러한 최근 연구들은 적층 메모리 구조를 최적화하는 것에 집중해 있으며 3차원 적층 메모리 구조의 효율적인 활용 방법 또한 매우 중요한 부분임에도 불구하고 이에 대한 연구가 부족한 실정이다. 따라서, 본 연구에서는 Wide I/O SDRAM을 시스템 관점에서 바라보고 성능 측면에서 많은 이득을 얻을 수 있는 방향으로 활용하는 것을 목표로 하며 이를 위해서 Wide I/O SDRAM의 특성을 고려한 제어 기법을 연구한다. 이를 위해서 Wide I/O SDRAM의 특성을 고려한 제어 기법을 연구한다. 특히, 메모리 제어의 두 단계 (1. 트랜잭션 스케쥴링, 2. 주소 변환) 를 중점적으로 연구하였다. 본 연구에서는 여러 가지 트랜잭션 스케쥴링과 주소 변환 기법들을 wide I/O SDRAM에 적용해보고 가장 적합한 기법을 찾아보았다. 본 연구에서는 cache 및 main memory 탐색을 위해서 gem5 full-system simulator를 활용하였다. gem5에서 제공되는 base system에서 traffic generator와 L3 cache가 추가되었으며, memory controller와 main memory (DRAM)의 timing & power model이 추가되었다. wide I/O SDRAM의 logical channel의 개수에 따른 성능 및 DRAM 전력 소모 비교를 진행한 결과 일반적으로 4개의 channel이 각자 독립적으로 동작하는 경우보다 2개의 physical channels을 1개의 logical channel로 묶어서 2개의 logical channel을 독립적으로 동작하게 controlling하는 경우가 band

다국어 초록 (Multilingual Abstract)

As high-performance mobile application processors are required, low power and high performance-aware memory system design have become important in mobile devices. Wide I/O SDRAM is the new memory interface to overcome the limit of conventional memory systems, which it uses 3D-stacking technology with TSVs (Through Silicon Vias). The main feature of wide I/O SDRAM is the more wider data width than conventional DRAM interface. The usage of TSVs allows the wide data width as well as low capacitance reducing power consumption of I/O. The previous researches on conventional DRAMs cannot fully utilize the potential of the wide I/O SDRAM, so the researches for 3D-stacked memory architecture have been ongoing. The recent researches have focused on mostly the optimization of 3D stacked memory architecture although the effective memory controller are also important. Therefore, this research aims at effective memory controller considering the feature of wide I/O SDRAM. Especially, this research focuses on transaction scheduling and address translation. In this research, various transaction scheduling and address translation methods are explored to find the most suitable method for wide I/O SDRAM. Gem5 full-system simulator is used for cache and memory exploration, and it is modified as a tr