VLSI 테스팅을 고려한 구조화 설계 방식 = Structured design method for VLSI testing

국문 초록 (Abstract)

본 논문에서는 VLSI 설계에 있어서 테스트 용이화를 위한 단일 래치 LSSD (Level Sensitive Scan Design) 시스팀 설계방식을 제안하고, 하드웨어의 오버헤드를 분석한다.
LSSD 시스팀을 위한 TSRL(Ternary Shift Register Latch)은 3개의 래치(D-type flip flop)의 체인으로 구성된 Polarity-hold SRL이다. 시스팀의 정상 동작에 있어서 TSRL의 각 래치는 시스팀 클락의 제어하에 시스팀 기능을 위해서 사용되며, 테스트 동작시 각 래치내의 데이타들을 각 래치에 설치된 중첩되지 않는 쉬프트 클락의 제어 및 관찰이 가능하다.
따라서 제안하는 설계방식은 기존의 LSSD 의 모든 특징을 가짐과 동시에 테스트 생성 및 고장 검출이 용이하며, 시스팀 하드웨어의 오버헤드를 최소로 줄일 수 있다.

다국어 초록 (Multilingual Abstract)

LSSD(Level Sensitive Scan Design) system based on TSRL(Ternary Shift Register Latch) is proposed, which can reduce test generation effort and increase fault coverage in VLSI design. In the approach, TSRL consists of the chain of three D-type Flop Flops. In test mode, each latch of TSRL is controlled by three non-overlapping shift clocks independently, while in nomal mode, two system clocks are used for the proper operation.
The major advantages of the system are the reduction of both test generation effort and hardware overhead, and interfacing between LSSD and non-LSSD system.
Digital logic simulator called LOSIM is used for verifying logic design of the TSR in two operation modes, nomal and test modes.

목차 (Table of Contents)

• 요약
• Ⅰ. 서론
• Ⅱ. 새로운 형태의 TSRL의 설계
• 1. 정상동작 모드
• 2. 테스트 동작 모드
• Ⅲ. TSRL을 이용한 단일 래치 LSSD 설계
• Ⅳ. 테스트 생성
• Ⅴ. LSSD 하드웨어 오버헤드
• Ⅵ. 결론
• 참고문헌
• ABSTRACT