평판 디스플레이 시스템을 위한 OpenLDI 수신기 회로 = OpenLDI Receiver Circuit for Flat-Panel Display Systems

국문 초록 (Abstract)

평판 디스플레이 인터페이스를 위한 OpenLDI 수신기 IP를 설계하고, 0.18-μm high-voltage CMOS 공정을 사용하여 프로토타입 칩을 제작하였다. 수신기 회로는 크게 DLL과 parallelizer로 구성된다. DLL은 클록을 재생하고, Parallelizer는 데이터를 병렬화하여 재생된 클록에 정렬한다. 회로의 입력은 한 개의 클록 채널과 네 개의 데이터 채널로 구성된다. 측정을 통해 10Mhz～65Mhz 범위의 입력주파수에서 클록을 재생하는 것을 확인하였으며, 이는 한 개 채널당 70Mbps～455Mbps의 속도에, 네 개의 데이터 채널을 모두 사용할 시 280Mbps～1.82Gbps의 속도에 해당한다. 상용 LCD 모니터를 개조하여 제작된 칩을 사용한 영상데이터 전송을 실험하였다. 이때의 클록 주파수는 49Mhz, 소모되는 전력은 코어가 19mW, 출력버퍼가 82.5mW로 측정되었다.

다국어 초록 (Multilingual Abstract)

An OpenLDI receiver circuit for flat-panel display systems was designed and fabricated using 1.8-μm high-voltage CMOS technology. Designed circuit roughly consists of DLL circuit and parallelizers, which recovers clock and parallelize data bits, respectably. It has one clock input and four data inputs. Measurement results showed that it successfully recovers clock signal from input whose frequency is 10Mhz～65Mhz, which corresponds data rate of 70Mbps～455Mbps per channel, or 280Mbps～1.82Gbps when all of the four data channels were utilized. A commercial LCD monitor was modified into a test-bench and used for video data transmission at clock frequency of 49Mhz. In the experiment, power consumption was 19mW for core block and 82.5mW for output buffer.

목차 (Table of Contents)

• 요약
• Abstract
• Ⅰ. 서론
• Ⅱ. 직렬전송기술과 OpenLDI 표준
• Ⅲ. OpenLDI 수신기의 구성블록
• Ⅳ. OpenLDI 수신기의 시뮬레이션 결과
• Ⅴ. 측정결과
• Ⅵ. 결론
• 참고문헌
• 저자소개

참고문헌 (Reference)

1 한건희, "전자회로" 교보문고 290-, 2000

2 M. Bazes, "Two Novel Fully Complementary Self-Biased CMOS Differential Amplifiers" 26 (26): 165-168, 1991

3 National Semiconductor, "Open LVDS Display Interface (OpenLDI) Specification v0.95" National Semiconductor 1999

4 "IEEE Std. 1596.3-1996, IEEE standard for Low-Voltage Differential Signaling (LVDS) for Scalable Coherent Interface (SCI)"

5 Jae Shin Lee, "A wide range PLL for 64x speed CD-ROM & 10x speed DVD-ROM" 98-99, 2000

6 Hsiang-Hui Chang, "A Wide-Range Delay-Locked Loop With a Fixed Latency of One Clock Cycle" 37 (37): 1021-1027, 2002