32-bit ARM Cortex-M3 상에서의 CHAM-64/128 병렬 구현 = Parallel Implementation of CHAM-64/128 on 32-bit ARM Cortex-M3

국문 초록 (Abstract)

경량 블록암호 CHAM은 자원이 제한된 임베디드 환경에서 효율적으로 안전한 통신 채널을 확보하기 위해 제안된 ARX 기반 블록암호이다. 32-bit ARM Cortex-M3 프로세서는 다양한 IoT 시스템에 대한 고성능 저비용 플랫폼을 위해 개발되었지만 상위 모델인 32-bit ARM Corex-M4와 달리 DSP extension 명령어를 제한적으로 포함하고 있다. 이로 인해 기존 연구에서 UADD16(및 USUB16)와 같은 DSP 명령어를 활용하여 제시된 CHAM-64/128에 대한 병렬 구현 기법을 Coretex-M3 환경에 직접 적용하기 어려운 한계가 존재한다. 본 논문에서는 DSP extension 명령어 없이 2-way 모듈러 덧셈 및 뺄셈 연산을 효율적으로 수행하는 기법을 소개하고, 이를 기반으로 ARM Cortex-M3 환경에 최적화된 CHAM-64/128의 2블록 병렬 암복호화 구현을 제시한다. 성능을 검증하기 위해 본 논문에서 제시한 구현 방법을 경량 암호 벤치마크 프레임워크인 FELICS를 기준으로 기존 평가와 비교한다. 또한 제안하는 소프트웨어 기반 기법의 효울성을 입증하기 위해 DSP 명령어를 지원하는 ARM Cortex-M4 환경에서의 병렬 구현과 성능을 비교분석한다. 그 결과, 기존 단일 블록 구현 대비 시나리오 1에서 약 59%와 76% 속도 향상과 시나리오 2에서 약 231%와 259% 속도 향상을 달성하였다. 이는 Cortex-M3와 같이 제한된 연산 유닛을 가진 환경에서도 효율적인 병렬 처리 기법을 통해 연산을 개선할 수 있음을 입증한다.

다국어 초록 (Multilingual Abstract)

The block cipher CHAM is an ARX-based lightweight block cipher introduced by the National Security Research Institute in 2017, proposed to meet the requirement of securing a safe communication channel efficiently even on low-power processors. The 32-bit ARM Cortex-M3 processor was developed for high-performance, low-cost platforms for various embedded systems. However, unlike the ARM Cortex-M4 and higher models, it lacks DSP instructions and cannot use the parallel implementation techniques for CHAM-64/128 proposed at ICISC'19. In this paper, we present an optimized parallel implementation for 2-block encryption and decryption of CHAM-64/128 on the ARM Cortex-M3. We introduce a parallel modular addition and subtraction operation that replaces the UADD16 (and USUB16) instructions used in the parallel implementation techniques in previous studies and provide a 2-block parallel implementation for CHAM-64/128. The proposed implementation is compared to previously evaluated implementations based on the FELICS, the lightweight cryptography benchmark framework. Furthermore, to demonstrate the efficiency of the proposed software-based technique, we conduct a comparative analysis against a hardware-accelerated parallel implementation on the ARM Cortex-M4, which utilizes DSP extensions. As a result, compared to the existing single-block implementation, it achieved speed improvements of approximately 59% and 76% in Scenario 1 and a speed improvement of approximately 231% and 259% in Scenario 2. This proves that even in an environment with limited arithmetic units such as the Cortex-M3, performance can be improved through efficient parallel processing techniques.

목차 (Table of Contents)

• Chapter 1 서론 5
• Chapter 2 배경지식 8
• Chapter 3 제안 기법 18
• Chapter 4 성능 평가 29
• Chapter 5 결론 35
• Bibliography 37