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국문 초록 (Abstract)

본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 di...

본 논문에서는 영상 처리용 12-비트의 10-MS/s 파이프라인 아날로그-디지털 변환기(ADC: analog-to-digital converter)가 제안된다. 제안된 ADC는 샘플-홀드 증폭기, 3개의 stage, 3-비트 플래시 ADC, 그리고 digital error corrector로 구성된다. 각 stage는 4-비트 flash ADC와 multiplying digital-to-analog ADC로 구성된다. 고해상도의 ADC를 위해 제안된 샘플-홀드 증폭기는 gain boosting을 이용하여 전압 이득을 증가시킨다. 제안된 파이프라인 ADC는 1.8V 공급전압을 사용하는 180㎚ CMOS 공정에서 설계되었고 차동 1V 전압을 가지는 1㎒ 사인파 아날로그 입력신호에 대해 10.52-비트의 유효 비트를 가진다. 또한, 약 5㎒의 나이퀴스트 사인파 입력에 대해 측정된 유효비트는 10.12 비트이다.

다국어 초록 (Multilingual Abstract)

A 12-bit 10-MS/s pipeline analog-to-digital converter (ADC) is proposed for image processing applications. The proposed pipeline ADC consists of a sample and hold amplifier, three stages, a 3-bit flash analog-to-digital converter, and a digital error corrector. Each stage is operated by using a 4-bit flash ADC (FADC) and a multiplying digital-to-analog converter (MDAC). The proposed sample and hold amplifier increases the voltage gain using gain boosting for the ADC with high resolution. The proposed pipelined ADC is designed using a 180-㎚ CMOS process with a supply voltage of 1.8 and it has an effective number of bit (ENOB) of 10.52 bits at sampling rate of 10MS/s for a 1-Vpp differential sinusoidal analog input with frequency of 1 ㎒. The measured ENOB is 10.12 bits when the frequency of the sinusoidal analog input signal is a Nyquist frequency of approximately 5 ㎒.

목차 (Table of Contents)

Abstract
요약
Ⅰ. 서론
Ⅱ. 12-비트 파이프라인 ADC
Ⅲ. 결론

Abstract
요약
Ⅰ. 서론
Ⅱ. 12-비트 파이프라인 ADC
Ⅲ. 결론
References

참고문헌 (Reference)

1 R. Greeshma, "A Novel Opamp and Capacitor Sharing 10 Bit 20 MS/s Low Power Pipelined ADC in 0.18µm CMOS Technology" 594 (594): 594-599, 2017

2 Y. Suh, "A Low-Power Class-AB Gm-Based Amplifier With Application to an 11-bit Pipelined ADC" 24 (24): 2562-2569, 2016

3 J. Brunsilius, "A 16b 80MS/s 100mW 77.6dB SNR CMOS pipeline ADC" 186-188, 2011

4 S. Devarajan, "A 16b 125MS/s 385mW 78.8dB SNR CMOS pipeline ADC" 86-87, 2009

5 H.-C. Choi, "A 12b 50MS/s 10.2mA 0.18um CMOS Nyquist ADC with a fully differential class-AB switched OP-AMP" 220-221, 2008

6 Seon-mi Yeo, "A 10-bit 100MSample/s Pipeline ADC with 70dBc SFDR" Kookmin University 2008

7 Y. Wang, "A 1.5-bit pipelined stage with time-interleaved dual-pipeline architecture used in SHA-less pipelined ADC" 131 (131): 131-134, 2011

8 B. Hernes, "A 1.2V 220MS/s 10b pipeline ADC implemented in 0.13um digital CMOS" 256-257, 2004

9 Se-Hyeon Cho, "13-bit 10-MS/s CMOS Pipeline Analog-to-Digital Converter" 166-168, 2020

10 J.-K. Woo, "1.2V 10-bit 75MS/s Pipelined ADC With Phase-Dependent Gain-Transition CDS" 22 (22): 585-592, 2014