Time-dependent voltage shift induced by charge trapping and detrapping in IGTO TFTs

다국어 초록 (Multilingual Abstract)

This study investigates the electrical degradation and recovery mechanisms of amorphous indium gallium tin oxide (IGTO) thin-film transistors (TFTs) under bias stress conditions. IGTO TFTs were fabricated using a bottom-gate staggered structure with a sputtered IGTO channel layer, followed by thermal annealing at 200 °C. Initial electrical characterization revealed high field-effect mobility (~13.1 cm²/V·s), a low subthreshold swing (~0.303 V/dec), and stable current saturation behavior, confirming their suitability for bias stress evaluation. Positive gate bias stress (PGBS) and positive drain bias stress (PDBS) experiments were conducted under both dark and illuminated (1000 lux) conditions to emulate inverter circuit operating environments. Threshold voltage shifts under PGBS and recovery behaviors under PDBS were systematically analyzed using the stretched exponential model, yielding excellent fitting accuracy (R² > 0.99). Arrhenius analysis of the characteristic time constants revealed effective activation energies of ~0.484 eV for trapping and ~0.138 eV for detrapping, indicating thermally activated electron dynamics. Under illumination, photo-assisted detrapping phenomena were observed, accelerating electron release from trap states and significantly enhancing threshold voltage recovery. Energy band diagrams were proposed to schematically explain the trapping and detrapping mechanisms under different stress and illumination conditions. The results suggest that while electron trapping and detrapping dominate under dark conditions, hole trapping induced by light exposure may also contribute under illuminated stress environments. Furthermore, C–V measurements revealed spatially dependent charge trapping, where hole trapping near the drain interface under illumination led to a negative C–V shift and deviation from the stretched-exponential model. The OFF-current analysis using Arrhenius fitting confirmed that hot-carrier stress (HCS) increases the interfacial barrier height (0.12 → 0.35 eV), thereby suppressing leakage current. Under illumination, the generation of electron–hole pairs further intensified HCS, leading to a higher effective barrier (~0.41 eV). These results demonstrate that light exposure accelerates hot-carrier-induced degradation and barrier modulation, highlighting the coupled effects of carrier trapping and illumination on IGTO TFT reliability.

국문 초록 (Abstract)

본 연구에서는 바이어스 스트레스 조건 하에서 비정질 인듐-갈륨-주석 산화물(IGTO) 박막 트랜지스터(TFT)의 전기적 열화 및 회복 메커니즘을 체계적으로 분석하였다. IGTO TFT는 스퍼터링 공정으로 형성된 IGTO 채널층을 바텀 게이트 스태거드 구조로 제작한 후, 200 °C 열처리를 통해 완성하였다. 초기 전기적 특성 평가 결과, 약 13.1 cm²/V·s의 높은 필드 효과 이동도, 약 0.303 V/dec의 낮은 서브스레시홀드 스윙(Subthreshold Swing), 안정적인 전류 포화 특성을 나타내어 바이어스 스트레스 평가에 적합함을 확인하였다. 디지털 인버터 회로 환경을 모사하기 위해 암실(dark) 및 광 조사(1000 lux) 조건 모두에서 양의 게이트 바이어스 스트레스(PGBS) 및 양의 드레인 바이어스 스트레스(PDBS) 실험을 수행하였다. PGBS에 따른 문턱전압 이동 및 PDBS 이후의 회복 거동은 Stretched Exponential 모델을 적용하여 분석되었으며, 결정 계수(R²)가 0.99 이상으로 매우 높은 모델 적합도를 나타냈다. Arrhenius 분석을 통해 트랩 활성화 에너지(~0.484 eV)와 디트랩 활성화 에너지(~0.138 eV)를 도출하였으며, 이는 전자가 열적 활성화에 의해 트랩과 디트랩 과정을 거침을 의미한다. 특히 광 조사 하에서는 광자 에너지에 의해 유도된 포토-어시스트 디트래핑(photo-assisted detrapping) 현상이 관찰되어, 트랩 상태로부터 전자의 탈출이 가속화되고 문턱전압 회복 속도가 현저히 향상되었다. 다양한 스트레스 및 광 조건 하에서 트랩/디트랩 메커니즘을 설명하는 에너지 밴드 다이어그램도 제시하였다. 본 결과는 암실 조건에서는 전자 트랩/디트랩이 주요 메커니즘으로 작용하지만, 광 조사 하에서는 정공 트래핑의 추가적 기여가 발생할 수 있음을 시사한다. 이러한 정공 트래핑의 추가적 기여는 C–V(capacitance–voltage) 특성 분석을 통해 실험적으로 확인되었다. 암실 조건에서 PDBS 이후 S–G 및 S–D 단자의 커패시턴스 곡선이 양의 방향으로 이동한 반면, 광 조사 조건에서는 두 단자 모두 음의 방향으로 이동하며, 특히 드레인 측에서 곡선의 broaden 현상이 뚜렷하게 나타났다. 이는 광생성된 정공(photo-generated holes) 이 드레인 전계 방향으로 이동하여 절연막 계면에 트랩되고, 결과적으로 문턱전압 회복 거동이 Stretched Exponential 모델로 설명되지 않는 이유를 뒷받침한다. 즉, 단순한 전자 디트래핑(electron detrapping) 모델만으로는 광 조사 하의 전기적 응답을 설명할 수 없으며, 정공 트래핑에 따른 전하 재분포 및 계면 전위 왜곡(interface potential distortion) 이 병행됨을 의미한다. 한편, OFF 전류에 대한 Arrhenius 분석을 통해 핫캐리어 스트레스(Hot Carrier Stress, HCS) 가 PDBS 조건에서 소자의 누설 전류 거동에 직접적인 영향을 미침을 확인하였다. PDBS 이후 드레인/채널 경계 부근의 계면 트랩이 증가하면서 유효 장벽 높이(effective barrier height) 가 약 0.12 eV에서 0.35 eV로 상승하였고, 조명 조건에서는 약 0.41 eV까지 증가하였다. 이와 동시에 OFF 전류가 한 자릿수(order of magnitude) 이상 감소하였으며, 이는 드레인 측 수직 전계에 의해 생성된 계면 트랩이 역주입 전류(reverse electron injection) 를 억제함으로써 누설을 효과적으로 차단하기 때문이다. 따라서, 본 연구는 IGTO TFT의 바이어스 스트레스 거동이 단순한 전자 트래핑-디트래핑에 국한되지 않고, 광생성 정공 트래핑 및 핫캐리어 스트레스가 복합적으로 작용하여 소자의 전기적 안정성을 결정함을 실험적으로 입증하였다.

목차 (Table of Contents)

• 1. Introduction 1
• 2. Background 3
• 2.1. Indium Gallium Tin Oxide TFT 3
• 2.2. Threshold Voltage Degradation of IGTO TFT 4
• 2.3. Reactive Sputtering 5
• 2.4. Hot Carrier Stress 7
• 3. Experimental 9
• 3.1. IGTO TFT Fabrication Process 9
• 3.2. Electrical Characterization and stress conditions 10
• 4. Results 12
• 4.1. Electrical Properties of IGTO TFT 12
• 4.2. Degradation and Recovery Behavior of IGTO TFT 14
• 4.3. Stretched Exponential Model Analysis 17
• 4.4. Energy Band Structure 24
• 4.5 C-V Characteristics 26
• 4.6. Temperature Dependent Off Current and Barrier Extraction 30
• 5. Conclusion 35
• References 37
• Korean Abstract 41