Investigation of Reliability of 1x-nm DRAM Peripheral PMOS Transistors for Cryogenic Memory Applications = 1x-nm DRAM 주변 회로용 PMOS 트랜지스터의 극저온 환경에서의 신뢰성 연구

국문 초록 (Abstract)

본 연구는 1x-nm 기술 노드 DRAM 주변 회로용 PMOS 트랜지스터에서 음의 바이어스 온도 불안정성(NBTI)과 핫 캐리어 열화(HCD) 현상을 77 K-370 K의 극저온을 포함한 전 온도범위에서 조사하였다. 연구의 주된 목적은 극저온 환경에서 소자의 성능과 신뢰성을 평가하고 분석하는 것이며, 이는 급격히 증가하는 데이터 중심 시대에서 양자 컴퓨팅 및 고성능 컴퓨팅 시스템에서의 응용 분야에서 점점 중요해지고 있다.
NBTI 분석에서는 얇은 게이트 산화막과 두꺼운 게이트 산화막을 포함한 두 가지 소자 유형을 연구하였다. 연구 결과, NBTI는 낮은 온도에서 비-아레니우스 특성을 보였으며, 이는 기존의 Reaction-Diffusion (R-D) 모델만으로는 충분히 설명할 수 없는 현상이다. 따라서, 극저온 환경에서 NBTI 메커니즘을 보다 정확하게 이해하기 위해서는 계면 트랩과 산화막 트랩을 동시에 고려하는 접근 방식이 필수적이다. 특히, 얇은 게이트 산화막에서는 극저온에서 산화막 트랩이 열화에 더 큰 영향을 미치며, 두꺼운 게이트 산화막에서는 계면 트랩과 산화막 트랩을 동시에 고려해야 한다는 점이 강조된다. 극저온 환경에서는 얇은 산화막을 가지는 소자의 Nonradiative multiphonon (NMP) 모델이 부각되어 보이는 것을 확인하였으며, 두꺼운 산화막을 가지는 소자에서는 전 온도에 걸쳐 R-D 모델이 주로 적용된다는 점을 보여준다.
HCD 분석 결과, 기존 주로 알려진 열화 경향과는 달리 PMOS 트랜지스터의 문턱 전압(VT)이 작아지는 현상이 확인되었으며, 이는 산화막 내의 전자 트래핑이 원인이다. 이 현상은 전 온도 범위에서 일관되게 나타났으며, 이는 극저온 환경의 조건에서도 열화 메커니즘이 변하지 않음을 보여준다. 특히, 극저온에서 포논 산란의 억제가 캐리어 이동성을 향상시켜 VT의 추가적인 열화를 초래하며, 이는 스트레스 전과 후의 기판 전류(Isub) 차이로 나타난다. 따라서, PMOS에서의 HCD 경우 hole 뿐만 아닌 전자의 영향을 고려해야 하며, 극저온에서의 ΔVT의 증가를 유의해야 함을 알 수 있다.
결론적으로, 본 연구는 극저온을 포함한 다양한 온도 범위에서 DRAM 주변 트랜지스터의 열화 메커니즘 간 복잡한 상호작용에 대한 중요한 통찰을 제공하며, 특히 극저온 환경에서 안정적으로 작동할 수 있는 설계 최적화를 위한 지침을 제시한다. 이러한 연구 결과는 극저온 환경에서 동작하는 DRAM 개발에 중요한 방향을 제시하며, 고성능과 고신뢰성을 요구하는 차세대 컴퓨팅 기술의 발전에 기여할 수 있다.

다국어 초록 (Multilingual Abstract)

This study presents an in-depth examination of the negative bias temperature instability (NBTI) and hot carrier degradation (HCD) phenomena in 1x-nm dynamic random-access memory (DRAM) peripheral PMOS transistors over a broad temperature range of 77–370 K. The primary objective here is assessing the reliabilities and performances of these devices in cryogenic environments, which are becoming increasingly important for applications, such as space exploration, quantum computing, and high-performance computing systems.
In the NBTI analysis, two device categories featuring thin and thick gate oxides were investigated. The findings reveal that NBTI displays non-Arrhenius characteristics at low temperatures—a behavior inadequately described by the conventional reaction–diffusion (R-D) model. Consequently, a dual-framework approach encompassing both interface traps (Nit) and oxide traps (Not) is crucial to accurately elucidate the NBTI mechanisms in cryogenic regimes. Notably, oxide traps predominantly drive the degradation in thin gate oxides at cryogenic temperatures, whereas both Nit and Not contribute significantly in thick gate oxide devices. This comprehensive analysis highlights the critical role of the nonradiative multiphonon (NMP) model, particularly for thin oxides at low temperatures, whereas the R-D model is more applicable for thicker oxides at high temperatures.
The present investigation into HCD reveals a deviation from the conventional degradation trend as the threshold voltage (VT) shifts negatively due to electron trapping within the oxide layer. This trend persists across all examined temperatures, indicating that the degradation mechanism remains consistent under extreme conditions. Specifically, at cryogenic temperatures, the suppression of phonon scattering enhances carrier mobility and exacerbates VT degradation. Therefore, the roles of both holes and electrons are accountable for HCD in PMOS devices, with the pronounced ΔVT increase under cryogenic conditions warranting careful consideration.
Overall, this study advances the understanding of the intricate degradation mechanisms affecting DRAM peripheral transistors and underscores the necessity of design optimization for reliable operation under extreme conditions. These insights provide a foundation for developing DRAM technologies capable of sustained high performances and reliabilities in cryogenic environments, thereby contributing to the evolution of next-generation computing systems capable of robust operation under harsh conditions.

목차 (Table of Contents)

• CHAPTER 1. Introduction 1
• CHAPTER 2. Device Structure 3
• CHAPTER 3. Negative Bias Temperature Instability 5
• 3.1 Initial Characteristics & Measurement Condition 5
• 3.2 Electrical Characteristics & Analysis Under Stress Conditions 7
• 3.3 Gate Oxide Thickness-Dependent Behavior of Gate Current 13
• CHAPTER 4. Hot Carrier Degradation 16
• 4.1 Initial Characteristics & Measurement Condition 16
• 4.2 Hot Carrier Degradation Mechanism 17
• 4.3 Hot Carrier Degradation Analysis Under Stress Conditions 20
• CHAPTER 5. Conclusion 24
• Reference 26
• Abstract in Korean 30
• List of Published Conference Papers 32
• Award 33