고성능 시스템을 위한 클록 분배 방식 및 Coplanar 및 Microstrip 전송라인의 구조적 분석 = A Novel Clock Distribution Scheme for High Performance System and A Structural Analysis of Coplanar and Microstrip Transmission Line

다국어 초록 (Multilingual Abstract)

A novel clock distribution scheme is proposed for high-speed and low-power digital system to minimize clock skew and reduce dynamic power consumption. This scheme has ideal zero-skew characteristic by using folded clock lines (FCL) and phase blending circuit. For analyzing suitable line structures to FCLs, microstrip line and coplanar line are placed with folded clock lines. Simulation results show that the maximum clock-skew between two receivers located 10mm apart is less than 10ps at 1GHz and the maximum clock-skew between two receivers located 20mm apart is less than 60ps at 1GHz. Also the results show that the maximum skews of clock signals regardless of process, voltage, and temperature variation are invariant.

국문 초록 (Abstract)

고속 저전력 디지털 시스템을 위해 클록 스큐를 최소화하고 동적 파워 소모를 줄이는 새로운 클록 분배 방법을 제안하였다. 제안된 방법은 접힌 라인구조(FCL)과 위상 섞임 회로(phase blending circuit)을 이용하여 Zero-skew 특성을 갖는다. FCL에 적합한 라인 구조를 분석하기 위해, 마이크로 스트립과 코플라너 라인을 FCL형 클록 라인으로 분배되었다. 시뮬레이션 결과는 10mm 떨어져 있는 두 리시버 사이의 최대 클록 스큐가 1GHz에서 10psec보다 적고 20mm 떨어져 있는 두 리시버 사이의 최대 클록 스큐는 1GHz에서 60 psec보다 작음을 보였다. 또한, 공정, 전압, 온도 변화에 무관하게 클록 신호들의 스큐가 변하지 않음을 알 수 있었다.

참고문헌 (Reference)

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