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      디지털 랜덤 비트 동기 회로의 하드웨어 설계에 관한 연구 = A study on Hardware Design for Digital Random Bit Synchronization

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      In this paper, the bit synchronization circuit which extracts synchronized clock for random NRZ signal is designed and performance is analyzed. The designed bit synchronization circuit consists of two counters, comparator and decoder.
      It is shown that an effective improvement in PLL function such as phase locking on low frequency is achieved. This algorithm can be adapted in the digital LSI chip used for radio pager of mobile communication system.
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      In this paper, the bit synchronization circuit which extracts synchronized clock for random NRZ signal is designed and performance is analyzed. The designed bit synchronization circuit consists of two counters, comparator and decoder. It is shown tha...

      In this paper, the bit synchronization circuit which extracts synchronized clock for random NRZ signal is designed and performance is analyzed. The designed bit synchronization circuit consists of two counters, comparator and decoder.
      It is shown that an effective improvement in PLL function such as phase locking on low frequency is achieved. This algorithm can be adapted in the digital LSI chip used for radio pager of mobile communication system.

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      목차 (Table of Contents)

      • Abstract
      • I. 서론
      • II. 본론
      • 1. 디지털 논리회로형 DPLL 이론
      • 2. 비트 동기 알고리즘과 하드웨어 설계
      • Abstract
      • I. 서론
      • II. 본론
      • 1. 디지털 논리회로형 DPLL 이론
      • 2. 비트 동기 알고리즘과 하드웨어 설계
      • III. 실험 및 고찰
      • IV. 결론
      • 참고문헌
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