Interface Engineering of Ferroelectric/Metal and Ferroelectric/Semiconductor interface for HfO2-based ferroelectrics = HfO2 기반 강유전체를 위한 강유전체/금속 및 강유전체/반도체 계면 공학

다국어 초록 (Multilingual Abstract)

The amount of data that needs to be processed by computers has increased exponentially due to advancements in modern smart technologies. To handle such large volumes of data, memory devices must be developed in a more efficient and sophisticated manner.
Ferroelectric memories, such as ferroelectric random-access memory (FeRAM), ferroelectric field-effect transistors (FeFETs), and ferroelectric tunnel junctions (FTJs), have been considered promising candidates for next-generation memory devices due to their high efficiency.
In 2011, a remarkable achievement in downscaling the ferroelectric materials was reported where the ferroelectricity was maintained at 10 nm thickness range using HfO2-based thin films. However, in pursuit of more efficient devices, extensive efforts have been made to scale down the thickness of HfO2-based ferroelectrics to below 5 nm. As the film thickness decreases, the proportion of the interface relative to the entire device increases, thereby amplifying the influence of interfacial non-idealities. These interfacial effects can significantly degrade the ferroelectric properties and adversely impact overall device performance.
The interfaces in ferroelectric devices can be broadly categorized into ferroelectric/metal and ferroelectric/semiconductor interfaces. At the ferroelectric/metal interface, a non-ferroelectric interfacial layer is often formed during processing, which degrades the ferroelectric properties. Moreover, oxygen vacancies (Vo) concentrated at the interface can lead to domain wall pinning and the formation of non-ferroelectric phases, resulting in the wake-up effect. At the ferroelectric/semiconductor interface, when a HfO2-based ferroelectric layer is deposited on a Si substrate via atomic layer deposition (ALD), the oxygen precursor can oxidize the Si surface, forming a low-permittivity and defective SiO2 interfacial layer. Due to its low dielectric constant, this SiO2 layer experiences a large voltage drop during device operation, causing dielectric breakdown to occur earlier than in the ferroelectric layer, thus limiting the reliability of the device. In addition, insufficient charge compensation from the Si substrate induces a depolarization field, which can cause back-switching of ferroelectric dipoles. Interface traps at the Si substrate arise from oxidation/reduction reactions and residual impurities during processing, and they act as a major factor deteriorating the subthreshold swing (S.S.) in FeFETs. Therefore, controlling interfacial properties to suppress such non-idealities is essential for maintaining device performance in the context of continued downscaling.
To mitigate the wake-up effect caused by Vo at the ferroelectric/metal interface, a process strategy employing Mo electrodes, which can supply oxygen during thermal processing, was implemented. Hf0.5Zr0.5O2 (HZO) films grown on Mo electrodes exhibited a higher fraction of the ferroelectric orthorhombic phase and a lower concentration of Vo compared to those grown on conventional TiN electrodes. As a result, the devices demonstrated enhanced remanent polarization (Pr) values and a suppressed wake-up effect. These findings suggest that employing Mo as an electrode material effectively reduces Vo concentration at the ferroelectric/metal interface, thereby improving both the ferroelectric performance and reliability of the device.
To suppress the limited endurance and depolarization field effects induced by the low-permittivity SiO2 interfacial layer formed during processing at the ferroelectric/semiconductor interface, a thin Ti metal layer was deposited on the Si substrate and subsequently oxidized during processing to form a high-permittivity (k) TiO2 interfacial layer. A very thin 5 nm HZO film was employed in the MFIS capacitor incorporating the TiO2 interfacial layer. The TiO2 layer acted as a potential well, enhancing the charge compensation capability. As a result, the depolarization field was effectively reduced, suppressing back-switching of ferroelectric dipoles. This led to a large 2Pr value of 60 μC/cm2 and significantly improved endurance of up to 108 cycles even under reduced operating voltages.
To control the interface trap density (Dit) at the Si/SiO2 interface and border traps in HZO layer, various interfacial layers including SiO2, TiO2, and Al2O3 were employed, and the Dit characteristics of MFIS devices were comparatively analyzed. Among these materials, TiO2 exhibits a Gibbs free energy of formation most similar to that of SiO2. As a result, the TiO2 interfacial layer effectively supplies oxygen to the HZO and SiO2 layers. This supply leads to improved interface and border trap characteristics at the interface.

국문 초록 (Abstract)

정보 기술의 발전으로 인해 컴퓨터가 처리해야 하는 데이터의 양은 기하급수적으로 증가하였다. 이러한 방대한 데이터를 처리하기 위해서는 메모리 소자의 고효율화 및 고도화가 필수적이다.
강유전체 기반 메모리인 강유전체 랜덤 액세스 메모리(FeRAM), 강유전체 전계효과 트랜지스터(FeFET), 강유전체 터널 접합(FTJ) 등은 높은 효율성으로 인해 차세대 메모리 소자로 주목받고 있다.
2011년, HfO2 기반의 박막을 활용하여 10 nm 수준에서도 강유전성이 유지된다는 결과가 보고되었으며, 이후 더 높은 소자 효율을 달성하기 위해 HfO2 기반 강유전체의 두께를 5 nm 이하로 줄이기 위한 연구가 활발히 진행되었다. 하지만 박막의 두께가 감소함에 따라 전체 소자 내에서 계면의 비중이 상대적으로 증가하고, 이에 따라 계면의 결함들이 소자 특성에 미치는 영향이 더욱 커지게 된다. 이러한 계면 특성은 강유전 특성을 저하시킬 뿐 아니라 전체 소자의 성능에도 부정적인 영향을 미친다.
강유전체 소자에서의 계면은 크게 강유전체/금속 계면과 강유전체/반도체 계면으로 나뉜다. 강유전체/금속 계면에서는 공정 중에 비강유전성 계면층이 형성되는 경우가 있으며, 이는 강유전성을 저하시킨다. 또한 계면에 집중된 산소 공공(Vo)은 도메인 벽의 pinning이나 비강유전 상의 형성을 유도하여 wake-up effect를 유발한다.
강유전체/반도체 계면에서는 원자층증착법 (ALD) 공정을 통해 HfO2 기반 강유전체 층이 Si 기판 위에 증착될 경우 산소 공급원이 Si 표면을 산화시켜 저유전율 및 defect가 존재하는 SiO2 계면층을 형성한다. 이 SiO2 층은 유전율이 낮기 때문에 소자 동작 시 전압 강하가 집중되어 강유전체층보다 먼저 절연 파괴가 발생할 수 있으며, 이는 소자의 endurance를 제한하는 주요 원인이 된다. 또한, Si 기판의 불충분한 전하 보상 능력은 탈분극 전기장을 유도하여 dipole의 back-switching을 초래할 수 있다.
이 외에도, 공정 중 산화-환원 반응이나 불순물 잔류 등에 의해 Si 기판에서 계면 trap이 형성되고, 이는 FeFET에서 subthreshold swing (S.S.) 특성을 저하시킨다. 따라서 이러한 비이상성을 억제하기 위한 계면 특성 제어는 소자 스케일 다운이 진행됨에 따라 더욱 중요해지고 있다.
강유전체/금속 계면에서 Vo에 의해 발생하는 wake-up effect를 억제하기 위해 산소를 공급할 수 있는 Mo 전극을 활용한 공정 전략이 적용되었다. Mo 전극 위에 성장된 Hf0.5Zr0.5O2(HZO) 박막은 기존 TiN 전극 위에 성장된 박막보다 강유전성 orthorhombic 상의 분율이 높고 Vo의 농도가 낮음을 나타내었다. 이로 인해, 잔류 분극(Pr) 값이 증가하고 wake-up effect가 크게 억제되었다. 이는 Mo 전극이 열처리 과정 중 HZO 쪽으로 산소를 공급하여 강유전 특성과 신뢰성을 동시에 향상시킬 수 있음을 보여준다.
강유전체/반도체 계면에서 공정 중 형성된 저유전율 SiO2 계면층으로 인해 발생하는 endurance 제한 및 탈분극 전기장 효과를 억제하기 위해, Si 기판 위에 Ti 금속 박막을 증착한 후 공정 중 산화시켜 고유전율(k) TiO2 계면층을 형성하였다. 이때, 5 nm 두께의 매우 얇은 HZO 박막을 사용하여 MFIS 커패시터를 제작하였다. TiO2 층은 포텐셜 우물로 작용하여 전하 보상 능력을 향상시키고, 이에 따라 탈분극 전기장을 효과적으로 감소시켜 dipole의 back-switching을 억제하였다. 결과적으로 2Pr 값은 60 μC/cm2로 크게 향상되었으며, 구동 전압을 낮춘 조건에서도 108 사이클까지 우수한 endurance 특성을 보였다.
또한 Si/SiO2 계면에서의 interface trap density(Dit)를 제어하기 위해 SiO2, TiO2, Al2O3 등의 다양한 계면층을 적용하여 MFIS 소자의 Dit 특성을 비교 분석하였다. 그 결과, TiO2는 SiO2와 가장 유사한 Gibbs 자유 에너지를 가지고 있어 IL로 사용할 경우 HZO 박막이 SiO2 층에서 산소를 빼앗아오는 oxygen scavenging 현상을 억제할 수 있었다. 이 억제를 통해 계면의 interface와 border trap 특성도 향상됨을 확인하였다.

목차 (Table of Contents)

• Abstract ⅰ
• Table of Contents ⅴ
• List of Tables ⅶ
• List of Figures ⅷ
• List of Abbreviations ⅹⅵ
• Chapter 1. Introduction 1
• 1.1 Overview and Issues Arising from Interfaces in Ferroelectric Devices
• 1.2 Objective and Chapter Overview
• 1.3 Bibliography
• Chapter 2. Theoretical Backgrounds 11
• 2.1 Ferroelectricity and fluorite-structured ferroelectric
• 2.2 Wake-up effect in HfO2-based ferroelectrics
• 2.3 Interface trap density between Si/SiO2 interface
• 2.4 Bibliography
• Chapter 3. Controlling the concentration of Vo in ferroelectric/metal interface 18
• 3.1 Introduction
• 3.2 Experiments
• 3.3 Results and discussion
• 3.4 Conclusion
• 3.5 Bibliography
• Chapter 4. Utilizing high-k IL between ferroelectric/semiconductor interface 76
• 4.1 Introduction
• 4.2 Experiments
• 4.3 Results and discussion
• 4.4 Conclusion
• 4.5 Bibliography
• Chapter 5. Comparative study of traps in MFIS capacitor with various IL 129
• 5.1 Introduction
• 5.2 Experiments
• 5.3 Results and discussion
• 5.4 Conclusion
• 5.5 Bibliography
• Chapter 6. Conclusion 162
• Curriculum Vitae 166
• Abstract in Korean 172