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다국어 초록 (Multilingual Abstract)

A phase-locked loop (PLL)-based frequency synthesizer is proposed for a system on a chip (SoC) usingmulti-frequency clock signals. The proposed PLL-based frequency synthesizer consists of a charge pump PLLwhich is implemented by a phase frequency detector (PFD), a charge pump (CP), a loop filter, a voltage controlledoscillator (VCO), and a frequency divider, and an edge combiner. The PLL outputs a 12-phase clock by a VCOusing six differential delay cells. The edge combiner synthesizes the frequency of the output clock through edgecombining and frequency division of the 12-phase output clock of the PLL. The proposed PLL-based frequencysynthesizer is designed using a 55-nm CMOS process with a 1.2-V supply voltage. It outputs three clocks withfrequencies of 166 MHz, 83 MHz and 124.5MHz for a reference clock with a frequency of 20.75 MHz.

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국문 초록 (Abstract)

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop)기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

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다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop)기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 ...

참고문헌 (Reference)

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