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§ ※ ☆ ★ ○ ● ◎ ◇ ◆ □ ■ △ ▽ → ← ↑ ↓ ↔ 〓 ◁ ◀ ▷ ▶ ♤ ♠ ♡ ♥ ♧ ♣ ⊙ ◈ ▣ ◐ ◑ ▒ ▤ ▥ ▨ ▧ ▦ ▩ ♨ ☏ ☎ ☜ ☞ † ‡ ↕ ↗ ↙ ↖ ↘ ♭ ♩ ♪ ♬ ㉿ ㈜ № ㏇ ™ ㏂ ㏘ ℡ ＃ ＆ ＊ ＠ ª º
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      155M급 동기장치를 위한 DP-PLL 설계에 관한 연구 = (A) study on the DP-PLL design for the 155M synchronization device

      한글로보기

      https://www.riss.kr/link?id=T1711025

      • 저자
      • 발행사항

        서울 : 한양대학교 산업대학원, 1992

      • 학위논문사항

        학위논문(석사) -- 한양대학교 산업대학원 , 전자공학전공 , 1992. 8

      • 발행연도

        1992

      • 작성언어

        한국어

      • 주제어
      • KDC

        569.8 판사항(3)

      • 발행국(도시)

        서울

      • 형태사항

        47p. : 삽도 ; 26cm.

      • 일반주기명

        참고문헌: p. 40-41

      • 소장기관
        • 강원대학교 도서관 소장기관정보
        • 동서대학교 민석도서관 소장기관정보
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        • 충남대학교 도서관 소장기관정보
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        • 한양대학교 안산캠퍼스 소장기관정보
        • 한양대학교 중앙도서관 소장기관정보
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      목차 (Table of Contents)

      • 목차
      • 1. 서론 = 4
      • 2. PLL의 개요 = 6
      • 2.1 Analog PLL
      • 2.2 Hybrid PLL
      • 목차
      • 1. 서론 = 4
      • 2. PLL의 개요 = 6
      • 2.1 Analog PLL
      • 2.2 Hybrid PLL
      • 2.3 Descrete PLL
      • 2.4 Digital PLL
      • 2.5 DP-PLL
      • 2.5.1 기 사용중인 동기장치내 DP-PLL의 구성 및 특성
      • 2.5.2 DP-PLL의 해석
      • 3. DP-PLL의 설계 = 18
      • 3.1 DP-PLL의 구조 및 특성
      • 3.1.1 DP-PLL 위상검출기
      • 3.1.2 제어회로
      • 3.1.3 디지틀 제어 발진기
      • 3.1.4 분주회로
      • 3.2 DP-PLL의 설계 및 구현
      • 3.2.1 수신부
      • 3.2.2 디지틀 위상차 검출부
      • 3.2.3 마이크로 프로세서 및 주변회로(제어회로)
      • 3.2.4 디지틀 제어 발진기
      • 3.2.5 분주 회로
      • 4. DP-PLL의 특성 측정 및 결과 검토 = 36
      • 4.1 측정 방법
      • 4.2 측정 결과 검토
      • 5. 결론 = 39
      • 참고문헌 = 40
      • Abstract = 42
      • 부록 = 43
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