본 논문에서는 동시 양방향 통신(simultaneous bidirectional signaling, SBD) 방식을 이용하여 32 Gb/s의 대역폭을 지원하는 반도체 칩간 인터페이스 회로를 제안한다. 채널 양단에 위치한 두 송수신기는 ...

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Seoul : Sungkyunkwan University, 2026
Thesis (M.A.) -- Sungkyunkwan University , Department of Semiconductor and Display Engineering , 2026. 2
2026
영어
서울
반도체 칩간 인터페이스 환경의 저항-트랜스컨덕터 하이브리드 구조를 이용한 고속 동시 양방향 통신 송수신기
v, 55 p. : ill.(some col.), charts ; 30 cm
Advisor: Kee-Won Kwon
Includes bibliographical reference(p. 53-54)
I804:11040-000000189556
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본 논문에서는 동시 양방향 통신(simultaneous bidirectional signaling, SBD) 방식을 이용하여 32 Gb/s의 대역폭을 지원하는 반도체 칩간 인터페이스 회로를 제안한다. 채널 양단에 위치한 두 송수신기는 각각 16 Gb/s의 속도로 데이터를 동시에 송신하며, 채널에 혼재된 신호로부터 저항–트랜스컨덕터 하이브리드 회로를 통해 원단 신호를 복원한다. 제안된 다이 간 인터페이스는 높은 대역폭과 함께 우수한 전력 효율을 달성하기 위해 NMOS 트랜지스터 적층형 전압 모드 드라이버 회로를 사용하고, 여러 가지 등화를 생략한 저전력 설계를 적용하였다. 또한, 전압 모드 드라이버의 공급 전압을 250 mV로 낮추고, 하이브리드 회로 내 트랜스컨덕터의 전류를 최소화함으로써 전력 소모를 추가로 감소시켰다. 시뮬레이션 결과, 제안된 회로는 데이터 복원이 가능한 충분한 아이 높이와 아이 폭을 확보하였으며, 32 Gb/s의 전송 대역폭과 높은 전력 효율을 동시에 달성함을 확인하였다.
다국어 초록 (Multilingual Abstract)
This paper proposes a die-to-die interface circuit employing a simultaneous bidirectional signaling (SBD) scheme that supports a bandwidth of 32 Gb/s. Two transceivers located at both ends of the channel simultaneously transmit data at 16 Gb/s, and th...
This paper proposes a die-to-die interface circuit employing a simultaneous bidirectional signaling (SBD) scheme that supports a bandwidth of 32 Gb/s. Two transceivers located at both ends of the channel simultaneously transmit data at 16 Gb/s, and the far-end signal is recovered from the mixed channel waveform using a resistor-transconductor hybrid circuit. To achieve both high bandwidth and superior power efficiency, the proposed die-to-die interface adopts an N-over-N voltage-mode driver architecture and applies a low-power design without equalization. In addition, the supply voltage of the voltage-mode driver is reduced to 250 mV, and the current in the transconductor of the hybrid circuit is minimized to further lower power consumption. Simulation results demonstrate that the proposed circuit achieves sufficient eye height and width for reliable data recovery, confirming a 32-Gb/s transmission bandwidth with high power efficiency.
목차 (Table of Contents)