전류모드 CMOS 4치 논리회로를 이용한 64×64-비트 변형된 Booth 곱셈기 설계|RISS 상세보기

다국어 초록 (Multilingual Abstract)

This paper proposes a 64×64 Modified Booth multiplier using CMOS multi-valued logic circuits. The multiplier based on the radix-4 algorithm is designed with current mode CMOS quaternary logic circuits. Designed multiplier is reduced the transistor count by 64.4% compared with the voltage mode binary multiplier. The multiplier is designed with Samsung 0.35㎛ standard CMOS process at a 3.3V supply voltage and unit current 5㎂. The validity and effectiveness are verified through the HSPICE simulation. The voltage mode binary multiplier is achieved the occupied area of 7.5×9.4 mm2, the maximum propagation delay time of 9.8ns and the average power consumption of 45.2mW. This multiplier is achieved the maximum propagation delay time of 11.9ns and the average power consumption of 49.7mW. The designed multiplier is reduced the occupied area by 42.5% compared with the voltage mode binary multiplier.

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국문 초록 (Abstract)

본 논문에서는 CMOS 다치 논리회로를 이용하여 64×64 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여, 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기는 트랜지스터 수를 기존의 전압모드 2진 논리 곱셈기에 비해 64.4% 감소하였으며, 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 설계하였다. 설계한 회로는 2.5V의 공급전압과 단위전류 5㎂를 사용하여, 0.25㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 2진 논리 곱셈기는 7.5×9.4 mm2 의 점유면적에 9.8ns의 최대 전달지연시간과 45.2mW의 평균 전력소모 특성을 갖는 반면, 설계한 곱셈기는 5.2×7.8 mm2 의 점유면적에 11.9ns의 최대 전달지연시간과 49.7mW의 평균 전력소모 특성으로 점유면적이 42.5% 감소하였다.

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본 논문에서는 CMOS 다치 논리회로를 이용하여 64×64 비트 Modified Booth 곱셈기를 설계하였다. 설계한 곱셈기는 Radix-4 알고리즘을 이용하여, 전류모드 CMOS 4치 논리회로로 구현하였다. 이 곱셈기�...

참고문헌 (Reference)

1 이용섭, "전류모드 다치논리 CMOS 회로를 이용한 전가산기 설계" 39 (39): 76-82, 2002

2 A. Morgul, "Implementation of multi-valued logic gates using full current-mode CMOS circuits" 39 (39): 191-204, 2004

3 Chung-Hsun Huang, "Design of high-performance CMOS priority encoders and incrementer/ decrementers using multilevel lookahead and multilevel folding techniques" 37 (37): 63-76, 2002

4 A. Morgul, "Current-model level restoration circuit for multi-valued logic" 41 (41): 230-231, 2005

5 K. Wayne Current,, "Current-Mode CMOS Multiple- Valued Logic Circuits" no.2 : 95-107, feb.1994.

6 K. Wayne Current,, "Application fo quaternary logic to the design of a proposed discrete cosine transform chip" 67 no.5 : 678-701, 1989.

7 Masayuki Mizuno, "A Ghz MOS Adaptive pipeline Technique Using MOS Current-Mode Logic" 31 (31): 784-791, 1996

8 Gensuke Goto, "A 4.1-ns Compact 54 × 54-b Multiplier Utilizing Sign-Select Booth Encoders" 32 (32): 1676-1682, 1997

9 Takahiro Hanyu, "A 200 MHz pipelined multiplier using 1.5 V-supply multiple-valued MOS current-mode circuits with dual rail source-coupled logic" 30 (30): 1239-1245, 1995